Hamburg - Lokalkammer
UPC_CFI_58/2024

Entscheidung
des Gerichts erster Instanz des Einheitlichen Patentgerichts
Lokalkammer Hamburg
erlassen am 19. Februar 2025

LEITSÄTZE
1. Zur Auslegung eines Patents dessen Aufgabe es ist, die zeitliche Verzögerung, die sog. Latenzzeit, bei der Bearbeitung von Datenpaketen und insbesondere Headern bei der Übertragung in einem drahtlosen Netzwerk zu überwinden.
2. Bei der Auslegung des Patentanspruchs sind neben dem Wortlaut die Anwendungsbeschreibung und ausdrückliche Offenbarungen in der Beschreibung der Patentschrift heranzuziehen.

SCHLAGWÖRTER
Art. 69 EPÜ, Art. 25 EPGÜ

KLÄGERIN
Lionra Technologies Ltd.
(Klägerin) - The Hyde Building, Suite 23, The Park - 00000 - Carrickmines, Dublin 18, Irland - IE
Vertreten durch: Dr. Thomas Adam

BEKLAGTE
1) Cisco Systems GmbH
(Beklagte) - Parkring 20 - 85748 - Garching b. München – DE
Vertreten durch: Johannes Heselberger
2) Cisco Systems, Inc.
(Beklagte) - 170 West Tasman Dr. - 95134 - San Jose, CA - US
Vertreten durch: Johannes Heselberger

STREITGEGENSTÄNDLICHES PATENT
Patentnr. Inhaber
EP2201740 Lionra Technologies Ltd.
SPRUCHKÖRPER
Diese Entscheidung wurde verkündet unter Mitwirkung der Vorsitzenden Richterin Klepsch, der rechtlich qualifizierten Richter Dr. Schilling als Berichterstatter und Agergaard sowie des technisch qualifizierten Richters Dr. Keller.

GEGENSTAND
Verletzungsklage und Nichtigkeitswiderklage

MÜNDLICHE VERHANDLUNG
11. Dezember 2024

KURZE ZUSAMMENFASSUNG DES SACHVERHALTS
Die Klägerin nimmt die Beklagten zu 1) und 2) auf Verletzung des europäischen Patents EP 2 201 740 B1 („Klagepatent“) auf dem Gebiet der Bundesrepublik Deutschland in Anspruch, das u.a. schnelle Paketvermittlung in einem drahtlosen Netzwerk schützt. Die Parteien streiten widerklagend um den Rechtsbestand des Patents, das die Klägerin hilfsweise beschränkt verteidigt.
Die Klägerin ist ein Unternehmen mit Sitz in Irland, das Patentportfolios an Dritte lizensiert. Ihr weltweites Portfolio an gewerblichen Schutzrechten umfasst insbesondere Erfindungen auf dem Gebiet der kabellosen Kommunikation bzw. drahtlosen Datenübertragung in Kommunikationsnetzwerken.
Die Beklagte zu 2) ist ein US-amerikanisches Unternehmen der Telekommunikationsbranche, die Beklagte zu 1) ist ihr deutsches Tochterunternehmen. Die Beklagte zu 2) bietet diverse Netzwerk-Lösungen an wie Routers, Switches (LAN, SAN), WLAN, Netzwerkmanagement und Security (Firewall, Authentifizierung, Virtual Private Network). Sie ist Herstellerin der angegriffenen Ausführungsformen und koordiniert ihren weltweiten Vertrieb in enger Zusammenarbeit mit ihren nationalen Vertriebsgesellschaften. Die Beklagte zu 1) zeigt auf der von ihr betriebenen deutschen Homepage die angegriffenen Ausführungsformen. Vertriebshandlungen der beiden Beklagten im Inland sind zwischen den Parteien streitig.
Die Beklagte zu 2) ist Herstellerin der Switches der Produktfamilie “Catalyst 9000“. Netzwerk-Switches (auf Deutsch: Umschalter/Weichen) sind Geräte, die zur Verteilung von Datenströmen dienen. Durch sie wird die gemeinsame Nutzung von Ressourcen vereinfacht, indem alle Geräte – Computer, Drucker und Server inbegriffen – in einem Unternehmens-Netzwerk miteinander verbunden werden. Die verbundenen Geräte können über den Switch Informationen teilen und miteinander kommunizieren, und zwar bspw. unabhängig davon, wo in einem Gebäude oder wo auf einem Campus sie sich gerade befinden. Die Informationen sind dabei in Datenpaketen „verpackt“. Diese Datenpakete enthalten neben den eigentlichen Informationen (Nutzdaten / payload) auch Quell- und Zieladressen, die dazu dienen das Paket weiterzuleiten. Zu diesem Zweck weist jedes Gerät im Netzwerk eine eindeutige unveränderbare Hardware-Adresse (MAC-Adresse) auf. Wenn ein Paket eintrifft, überprüft der Switch die Ziel-IP/MAC-Adresse und leitet das Paket nur an den Port weiter, der mit der Zieladresse übereinstimmt.
Die Klägerin ist als (alleinverfügungsberechtigte) Inhaberin des in englischer Sprache erteilten Europäischen Patents EP 2 201 740 B1 B1 (Klagepatent) eingetragen über eine „SCHNELLE PAKETVERARBEITUNG IN EINEM DRAHTLOSEN NETZWERK“ (vgl. Klagepatentschrift („KPS“) in Anlage K 4). Das Klagepatent betrifft Anordnungen bei drahtlosen Netzwerken. Insbesondere bezieht es sich auf ein Verfahren und eine Vorrichtung zur Hochgeschwindigkeits-

Verarbeitung von Protokoll-Headern in einem Zwischen- und/oder Zielknoten eines paketbasierten Kommunikationsnetzwerks.
Die dem Klagepatent zugrunde liegende Anmeldung wurde von der Harris Corporation am 11. September 2008 eingereicht und am 30. Juni 2010 offengelegt. Das Patent nimmt eine US-amerikanische Priorität vom 14. September 2007 in Anspruch. Der Hinweis auf die Patenterteilung wurde am 24. August 2011 veröffentlicht. Das Klagepatent steht in Deutschland in Kraft (Registerauszug in Anlage K 6). Das Klagepatent hat kein Einspruchs- oder Nichtigkeitsverfahren durchlaufen. Es ist in englischer Sprache verfasst.
Die Klägerin hat vorgetragen, dass das Klagepatent am 27. Januar 2017 und am 01. September 2021 konzernintern übertragen worden sei, was zwischen den Parteien streitig ist.
Die Lehre des Klagepatents hat die Verringerung der sog. Latenzzeit, also die Verzögerungszeit bei der Paketübertragung, zum Gegenstand.
Anspruch 6 des Klagepatents beansprucht einen Erzeugnisanspruch und Anspruch 1 einen Verfahrensanspruch. Diese Anordnung stellt im Wesentlichen einen schichtenübergreifenden Architekturrahmen dar. Dieses Konzept soll eine hohe Datenübertragungsrate ermöglichen, indem es den Austausch von Informationen zwischen den Protokollschichten ermöglicht. Auf diese Weise soll die Verarbeitungslatenz verringert und die Bandbreite erhöht werden.
Ansprüche 1 und 6 des Klagepatents lauten in ihrer erteilten Fassung wie folgt:
1. A method for processing a packet at an egress end user node (110), comprising: decoding a packet having a plurality of headers; and subsequent to said decoding step, communicating a portion of said packet to a direct memory access-DMA-device (120); and subsequent to said communicating step, concurrently writing (1) each of said plurality of headers to a packet buffer memory (122) and (2) each individual one of said plurality of headers to a respective protocol stack layer memory (126, 128, 130, 132, 134) where it is available for immediate processing within a protocol stack layer.
6. An egress end user node (EEUN) (110) of a packet based communications system (100), comprising: a decoder (116) configured for decoding a packet having a plurality of headers; and a direct memory access-DMA-device (120) coupled to said decoder (116) and configured for concurrently writing (1) each of said plurality of headers to a packet buffer memory (122) and (2) each individual one of said plurality of headers to a respective protocol stack layer memory (126, 128, 130, 132, 134) where it is available for immediate processing within a protocol stack layer.
und auf Deutsch:
1. Verfahren zum Verarbeiten eines Pakets in einem End-User- Ausgangsknoten (110), umfassend: Dekodieren eines eine Vielzahl von Headern aufweisenden Pakets; und im Anschluss an den Dekodierungsschritt, Übermitteln eines Teils des Pakets an eine Direktspeicher-Zugriffs-DMA-Vorrichtung (120); und im Anschluss an den Übermittlungsschritt, gleichzeitiges Schreiben (1) von jedem der Vielzahl von Header in einen Paket-Pufferspeicher (122) und (2) jedes Einzelnen der Vielzahl von Header in einen entsprechenden Protokoll-Stapel-Schichtspeicher (126, 128, 130, 132,134), in welchem er für ein unmittelbares Verarbeiten innerhalb einer Protokoll-Stapelschicht verfügbar ist.
6. End-User-Ausgangsknoten (EEUN) (110) eines paketbasierten Kommunikationssystems (100), umfassend: einen Dekoder (116), der dazu ausgebildet ist, ein eine Vielzahl von Headern aufweisendes Paket zu dekodieren; und eine Direktspeicher-Zugriffs-DMA-Vorrichtung (120), die mit dem Dekoder (116) verbunden und zum gleichzeitigen Schreiben (1) jeder der Vielzahl von Header in einen Paket-Pufferspeicher (122) und (2) jedes Einzelnen der Vielzahl von Header in einen entsprechenden Protokoll-Stapel-Schichtspeicher (126, 128, 130, 132,134) ausgebildet ist, in welchem er für ein unmittelbares Verarbeiten innerhalb einer Protokoll-Stapelschicht verfügbar ist.
Die Klägerin wendet sich mit ihrem Verletzungsvorwurf gegen Netzwerk-Switches der Serie Cisco Catalyst 9x00, insbesondere die mindestens einen Cisco Unified Access Data Plane (UADP)-Chip aufweisen (nachfolgend „angegriffene Ausführungsformen“). Die Klägerin beruft sich insoweit auf ein Datenblatt (Anlage K 8) und ein Whitepaper (Anlage K 9).
Die Klägerin macht eine unmittelbare Verletzung von Anspruch 6 und eine mittelbare Verletzung von Anspruch 1 des Klagepatents geltend. Sie hat im Verletzungsverfahren Hilfsanträge eingeführt („insbesondere“), die auf den jeweiligen Hilfsanträgen zur Änderung des Patents beruhen, mit welchem sie das Klagepatent hilfsweise beschränkt verteidigt.

ANTRÄGE DER PARTEIEN
Die Klägerin hat mit der Replik ihre Anträge aktualisiert und diese um hilfsweise geltend gemachte Anträge ergänzt, die auf einer hilfsweisen beschränkten Verteidigung des Patents nach R. 30.1 (a) VerfO basieren. Sie hat sich im Hinblick auf die Nichtigkeitswiderklage und in Reaktion auf die Einschätzung der Lokalkammer zum Rechtsbestand vorbehalten, gegebenenfalls einen der hier „insbesondere“ geltend gemachten Anträge zum Hauptantrag zu erheben.
Die Klägerin beantragt,
I. die Beklagten zu verurteilen,
1. es zu unterlassen,
a) in der Bundesrepublik Deutschland End-User-Ausgangsknoten eines paketbasierten Kommunikationssystems anzubieten, in Verkehr zu bringen, zu gebrauchen oder zu den genannten Zwecken einzuführen oder zu besitzen, welche jeweils umfassen: einen Dekoder, der dazu ausgebildet ist, ein eine Vielzahl von Headern aufweisendes Paket zu dekodieren; und eine Direktspeicher-Zugriffs-DMA-Vorrichtung, die mit dem Dekoder verbunden ist und zum gleichzeitigen Schreiben (1) jeder der Vielzahl von Header in einen Paket Pufferspeicher und (2) jedes Einzelnen der Vielzahl von Header in einen entsprechenden Protokollstapel-Schichtspeicher ausgebildet ist, in welchem er für ein unmittelbares Verarbeiten innerhalb einer Protokoll-Stapelschicht verfügbar ist,
insbesondere
Netzwerk-Switches der Serie Cisco Catalyst 9x00, die mindestens einen Cisco Unified Access Data Plane (UADP)-Chip enthalten;
(unmittelbare Verletzung von Anspruch 6 der EP 2 201 740 B1)
insbesondere wenn
der End-User-Ausgangsknoten weiter ausgelegt ist, die Vielzahl von Header in jedem der Vielzahl von Protokoll-Stapelschichten gleichzeitig zu verarbeiten;
(unmittelbare Verletzung von Anspruch 6 der EP 2 201 740 B1 in der Fassung von Hilfsantrag 1 im Verfahren auf Nichtigerklärung)
insbesondere wenn
die Vielzahl von Headern einen Media-Access-Control-Schicht-Protokoll-Header und einen Netzwerk-Schicht-Protokoll-Header umfasst;
(unmittelbare Verletzung von Anspruch 6 der EP 2 201 740 B1 in der Fassung von Hilfsantrag 2 im Verfahren auf Nichtigerklärung)
insbesondere wenn
die Protokoll-Stapelschichten als Firmware ausgestaltet sind;
(unmittelbare Verletzung von Anspruch 6 der EP 2 201 740 B1 in der Fassung von Hilfsantrag 3 im Verfahren auf Nichtigerklärung)
insbesondere wenn
der End-User-Ausgangsknoten weiter ausgelegt ist, die Vielzahl von Header in jedem der Vielzahl von Protokoll-Stapelschichten gleichzeitig zu verarbeiten, wobei die Vielzahl von Headern einen Media-Access-Control-Schicht-Protokoll-Header und einen Netzwerk-Schicht-Protokoll-Header umfasst;
(unmittelbare Verletzung von Anspruch 6 der EP 2 201 740 B1 in der Fassung von Hilfsantrag 4 im Verfahren auf Nichtigerklärung)
insbesondere wenn
die Vielzahl von Headern einen Media-Access-Control-Schicht-Protokoll-Header und einen Netzwerk-Schicht-Protokoll-Header umfasst, wobei die Protokoll-Stapelschichten als Firmware ausgestaltet sind;
(unmittelbare Verletzung von Anspruch 6 der EP 2 201 740 B1 in der Fassung von Hilfsantrag 5 im Verfahren auf Nichtigerklärung)
insbesondere wenn
der End-User-Ausgangsknoten weiter ausgelegt ist, die Vielzahl von Header in jedem der Vielzahl von Protokoll-Stapelschichten gleichzeitig zu verarbeiten, wobei die Vielzahl von Headern einen Media-Access-Control-Schicht-Protokoll-Header und einen Netzwerk-Schicht-Protokoll-Header umfasst, wobei die Protokoll-Stapelschichten als Firmware ausgestaltet sind;
(unmittelbare Verletzung von Anspruch 6 der EP 2 201 740 B1 in der Fassung von Hilfsantrag 6 im Verfahren auf Nichtigerklärung)
b) in der Bundesrepublik Deutschland End-User-Ausgangsknoten eines paketbasierten Kommunikationssystems, welche geeignet sind, in folgendem Verfahren verwendet zu werden, zur Benutzung in der Bundesrepublik Deutschland anzubieten oder an diese zu liefern: Verfahren zum Verarbeiten eines Pakets in einem End-User-Ausgangsknoten, umfassend: Dekodieren eines eine Vielzahl von Headern aufweisenden Pakets; und im Anschluss an den Dekodierungsschritt, Übermitteln eines Teils des Pakets an eine Direktspeicher-Zugriffs-DMA-Vorrichtung; und im Anschluss an den Übermittlungsschritt, gleichzeitiges Schreiben von jedem der Vielzahl von Header in einen Paket-Pufferspeicher und jedes Einzelnen der Vielzahl von Header in einen entsprechenden Protokoll-Stapel-Schichtspeicher, in welchem er für ein unmittelbares Verarbeiten innerhalb einer Protokoll-Stapelschicht verfügbar ist;
insbesondere
wenn die End-User-Ausgangsknoten in Netzwerk-Switches der Serie Cisco Catalyst 9x00, die mindestens einen Cisco Unified Access Data Plane (UADP)-Chip umfassen, enthalten sind;
(mittelbare Verletzung von Anspruch 1 der EP 2 201 740 B1)
insbesondere wenn das Verfahren weiter umfasst:
gleichzeitiges Verarbeiten der Vielzahl von Header in jedem der Vielzahl von Protokoll-Stapelschichten;
(mittelbare Verletzung von Anspruch 1 der EP 2 201 740 B1 in der Fassung von Hilfsantrag 1 im Verfahren auf Nichtigerklärung)
insbesondere wenn
die Vielzahl von Headern einen Media-Access-Control-Schicht-Protokoll-Header und einen Netzwerk-Schicht-Protokoll-Header umfasst;
(mittelbare Verletzung von Anspruch 1 der EP 2 201 740 B1 in der Fassung von Hilfsantrag 2 im Verfahren auf Nichtigerklärung)
insbesondere wenn
die Protokoll-Stapelschichten als Firmware ausgestaltet sind;
(mittelbare Verletzung von Anspruch 1 der EP 2 201 740 B1 in der Fassung von Hilfsantrag 3 im Verfahren auf Nichtigerklärung)
insbesondere wenn das Verfahren weiter umfasst:
gleichzeitiges Verarbeiten der Vielzahl von Header in jedem der Vielzahl von Protokoll-Stapelschichten, wobei die Vielzahl von Headern einen Media-Access-Control-Schicht-Protokoll-Header und einen Netzwerk-Schicht-Protokoll-Header umfasst;
(mittelbare Verletzung von Anspruch 1 der EP 2 201 740 B1 in der Fassung von Hilfsantrag 4 im Verfahren auf Nichtigerklärung)
insbesondere wenn
die Vielzahl von Headern einen Media-Access-Control-Schicht-Protokoll-Header und einen Netzwerk-Schicht-Protokoll-Header umfasst, wobei die Protokoll-Stapelschichten als Firmware ausgestaltet sind;
(mittelbare Verletzung von Anspruch 1 der EP 2 201 740 B1 in der Fassung von Hilfsantrag 5 im Verfahren auf Nichtigerklärung)
insbesondere wenn das Verfahren weiter umfasst:
gleichzeitiges Verarbeiten der Vielzahl von Header in jedem der Vielzahl von Protokoll-Stapelschichten, wobei die Vielzahl von Headern einen Media-Access-Control-Schicht-Protokoll-Header und einen Netzwerk-Schicht-Protokoll-Header umfasst, wobei die Protokoll-Stapelschichten als Firmware ausgestaltet sind;
(mittelbare Verletzung von Anspruch 1 der EP 2 201 740 B1 in der Fassung von Hilfsantrag 6 im Verfahren auf Nichtigerklärung)
2.
für den Fall eines Verstoßes gegen die Verfügung nach Ziffer I.1. die folgenden an das Gericht zu zahlenden Zwangsgelder zu verhängen:
a) ein Zwangsgeld in Höhe von EUR 10.000 für jeden Verkauf eines Produktes in der Bundesrepublik Deutschland;
b) ein Zwangsgeld in Höhe von EUR 10.000 für jeden Import eines Produktes in die Bundesrepublik Deutschland;
c) ein Zwangsgeld in Höhe von EUR 10.000 pro Tag Internetwerbung bzw. pro Werbebroschüre, die in der Bundesrepublik Deutschland auf Deutsch oder Englisch an Kunden ausgehändigt wurde;
3.
der Klägerin unter Vorlage eines einheitlichen geordneten Verzeichnisses vollständig darüber Auskunft zu erteilen, in welchem Umfang sie (die Beklagten) die unter Ziffer I.1. bezeichneten Handlungen seit dem 24. September 2011 begangen haben, und zwar unter Angabe
a) des Ursprungs und der Vertriebswege der verletzenden Erzeugnisse
b) der erzeugten, hergestellten, ausgelieferten, erhaltenen oder bestellten Mengen und der Preise, die für die verletzenden Erzeugnisse gezahlt wurden
c) der Identität aller an der Herstellung oder dem Vertrieb von verletzenden Erzeugnissen beteiligten dritten Personen
d) der nach den einzelnen Kostenfaktoren aufgeschlüsselten Gestehungskosten und des erzielten Gewinns
wobei
e) die Aufstellung mit den Daten der Auskunftserteilung zusätzlich in einer mittels EDV auswertbaren, elektronischen Form zu übermitteln ist;
f) wobei zum Nachweis der Angaben die entsprechenden Kauf- und/oder Bestellbelege (nämlich Rechnungen, hilfsweise Lieferscheine, höchst hilfsweise Zollpapiere) in Kopien vorzulegen sind, wobei geheimhaltungsbedürftige Details außerhalb der auskunftspflichtigen Daten geschwärzt werden dürfen;
4.
(nur Beklagte zu 1:) die vorstehend in Ziffer I.1. bezeichneten, in Verkehr gebrachten Erzeugnisse gegenüber den gewerblichen Abnehmern unter Hinweis auf den gerichtlich festgestellten patentverletzenden Zustand der Sache und mit der verbindlichen Zusage zurückzurufen, etwaige Entgelte zu erstatten sowie notwendige Verpackungs- und Transportkosten sowie mit der Rückgabe verbundene Zoll- und Lagerkosten zu übernehmen und die Erzeugnisse wieder an sich zu nehmen;
5.
(nur die Bekl. zu 1:) die vorstehend in Ziffer I.1. bezeichneten Erzeugnisse endgültig aus den Vertriebswegen zu entfernen, in dem die Beklagte zu 1) unter Hinweis auf den gerichtlich festgestellten patentverletzenden Zustand der Sache Dritte, die gewerbliche Abnehmer, aber nicht Endabnehmer sind, auffordert, sämtliche Aufträge betreffend die in Ziffer I.1. genannten Erzeugnisse zu stornieren und dem Gericht und der Klägerin innerhalb von 30 Tagen nach der Zustellung der Mitteilung iSv. R.118(8) S. 1 VerfO einen schriftlichen Nachweis über die durchgeführte Maßnahme vorzulegen;
6.
(nur Beklagte zu 1:) die in ihrem unmittelbaren oder mittelbaren Besitz oder in ihrem Eigentum befindlichen unter Ziff. I.1. bezeichneten Erzeugnisse an einen von der Klägerin zu benennenden Gerichtsvollzieher zum Zwecke der Vernichtung herauszugeben;
7.
der Klägerin vorläufigen Schadensersatz zuzuerkennen, welche die voraussichtlichen Kosten für das Schadensersatzverfahren auf Seiten der Klägerin abdeckt, wobei wir den konkreten Betrag in das Ermessen des Gerichts stellen;
8.
bis zur mündlichen Verhandlung eine angemessene Sicherheit für die Kosten des Rechtsstreits zu leisten; II. festzustellen, dass die Beklagten gesamtschuldnerisch verpflichtet sind, der Klägerin allen Schaden zu ersetzen, der der Harris Corporation im Zeitraum 24.09.2011 bis 26.01.2017, der Harris Solutions NY, Inc. (ab: 17.04.2018: Harris Global Communications, Inc.) im Zeitraum 27.01.2017 bis 29.09.2021 und der Klägerin seit dem 30.09.2021 durch die unter Ziffer I.1. bezeichneten Handlungen entstanden ist und noch entstehen wird.
III. Die Beklagten tragen die Kosten des Rechtsstreits.
IV. Das Urteil ist unmittelbar vollstreckbar.
V. Für den Fall der Anordnung einer Sicherheitsleistung der Klägerin zu gestatten, diese durch Bank- oder Sparkassenbürgschaft zu erbringen, und für jeden der zuerkannten Ansprüche und die Kostengrundentscheidung Teilsicherheiten festzusetzen.
Die Beklagten beantragen,
I. Der Antrag der Klägerin auf Leistung einer Sicherheit für die Kosten des Rechtsstreits (Klageantrag zu Ziff. I.7) wird zurückgewiesen.
II. Die Klage wird abgewiesen (R. 23, 24 lit. g) VerfO).
III. Den Beklagten wird die Kostenerstattung für die Verletzungsklage vorläufig zugesprochen (R. 150.2 VerfO).
Mit der Widerklage auf Nichtigerklärung beantragen sie:
IV. Das Europäische Patent EP 2 201 740 wird mit Wirkung für die Bundesrepublik Deutschland im Umfang der geltend gemachten Ansprüche 1 und 6 für nichtig erklärt (R. 25 VerfO).
V. Den Beklagten wird die Kostenerstattung für die Widerklage vorläufig zugesprochen (R. 150.2 VerfO).
VI. Das Gericht ordnet an, dass die Klägerin für die Kosten des Rechtsstreits und die sonstigen den Beklagten entstandenen und noch entstehenden Kosten eine Sicherheit in Höhe von EUR 400.000,00, hilfsweise eine Sicherheit in anderer angemessener Höhe, zu leisten hat (R. 158.1 VerfO).
Für den Fall, dass die Klägerin diese Sicherheit nicht innerhalb der gesetzten Frist leistet, ergeht eine Versäumnisentscheidung (R. 158.5, 355.1(a) VerfO).
VII. Die Beklagten werden von der Pflicht zur Übersetzung der als Anlagen eingereichten englischsprachigen Dokumente, sowie hieraus wiedergegebenen Auszügen, in die deutsche Sprache (R. 7.1 VerfO i.V.m. R. 24 lit. j) bzw. R. 25 lit. g) VerfO freigestellt.
Die Klägerin beantragt,
I. Die Widerklage auf Nichtigerklärung wird abgewiesen.
II. Hilfsweise, die Ansprüche 1 und 6 des Europäischen Patents EP 2 201 740 erhalten mit Wirkung für die Bundesrepublik Deutschland den Umfang eines der Hilfsanträge 1 bis 6 (in Nummerisch aufsteigender Reihenfolge).
III. Der Widerklägerin werden die Kosten des Verfahrens auferlegt.
Die Beklagten bestreiten die Aktivlegitimation der Klägerin mit Nichtwissen, insbesondere hinsichtlich der beiden vorgetragenen Übertragungsvorgänge.
Die Beklagten nehmen in Abrede, dass die angegriffenen Ausführungsformen von der Lehre des Klagepatents Gebrauch machten. Bei den Switches der Serie Cisco Catalyst 9x00 handele es sich nicht um ein Mittel, das sich auf ein wesentliches Element der Erfindung bezieht, und das dazu geeignet und bestimmt ist, für die Benutzung der Erfindung verwendet zu werden, Art. 26(1) EPGÜ. Die angegriffenen Ausführungsformen verwirklichten auch nicht Anspruch 6 des Klagepatents.
Zum Nachweis der nicht-patentgemäßen Ausgestaltung der angegriffenen
Ausführungsformen berufen sich die Beklagten auf das Zeugnis des Herrn zu laden
über die Beklagte zu 2) nebst dessen schriftlicher Erklärung als Anlage BP 7, sowie die
Einholung eines Sachverständigengutachtens.
Sie machen ferner geltend, dass beide Beklagten nicht passivlegitimiert seien. Weder die
Beklagte zu 1) noch die Beklagte zu 2) würden selbst die angegriffenen Ausführungsformen in
Deutschland verkaufen noch hätten sie diese seit dem 24. September 2011 in Deutschland
verkauft oder ausgeliefert. Insoweit berufen sie sich auf das Zeugnis des Herrn Dr.
Managing Director/Senior Corporate Counsel der Beklagten zu 1), zu laden über diese,
nebst dessen schriftlicher Erklärung als Anlage BP 8.
Hinsichtlich etwaiger weiterer Anträge und weiteren Vorbringens im schriftlichen Verfahren
und im Zwischenverfahren wird auf die Schriftsätze der Parteien Bezug genommen.

WESENTLICHE VERFAHRENSSCHRITTE
Der Berichterstatter hat mit Anordnung vom 01. November 2024 die wechselseitigen Anträge
auf Leistung einer Prozesskostensicherheit zurückgewiesen (ORD_59510/2024).
Die Kammer hat mit Anordnung vom 20. November 2024 entschieden, die Verletzungsklage
und die Widerklage gemeinsam zu verhandeln (ORD_48185/2024).

TATSÄCHLICHE UND RECHTLICHE STREITPUNKTE DER PARTEIEN
Die Klägerin richtet ihren Verletzungsvorwurf gegen Netzwerk-Switches die nach ihrer
Auffassung von der Beklagten zu 1) in Deutschland angeboten werden, „darunter die der sog.
Cisco Catalyst 9000-Familie”. Angegriffen sind insbesondere Netzwerk-Switches der Serie
Cisco Catalyst 9x00, die mindestens einen Cisco Unified Access Data Plane (UADP)-Chip
enthalten. Diese würden als auf der Unternehmenshomepage als „modulare Switches für
mittlere und große Campus-Core-Netzwerke“ beworben. Sie hält die Beklagte zu 2) als für den
Vertrieb in Deutschland verantwortlich.
Hinsichtlich ihrer Aktivlegitimation beruft sich die Klägerin auf ihre Eintragung als
Patentinhaberin.
Hinsichtlich des Vorwurfs der Patentverletzung hat sich die Klägerin auf das Cisco Catalyst
9600 Series Switches Data Sheet (Anlage K 8) und das Whitepaper Cisco Catalyst 9600 Series
Architecture (Anlage K 9) berufen. In diesen beiden Anlagen K8 und K9 werden Switches der
Serie Cisco Catalyst 9600 beschrieben. Sie hat ferner vorgelegt eine Stellungnahme
(Privatgutachten) von (Anlage K 10) und eine Cisco-Präsentation “Cisco IOS XE
& ASIC Architecture – Catalyst 9000 series” von in Anlage K 11. Mit der Replik
vom 06. August 2024 hat sie nachgereicht die Veröffentlichung (in Auszügen) von
"Design principles for packet parsers", Architectures for Networking and Communications
Systems, 2013, pp. 13-24 (Anlage K 12). Darüber hinaus verweist die Klägerin auf ein Video des Vortrags „Programmable ASICs for Catalyst Switches“ von Muhammad Imam, Manager Technical Marketing.
Die Beklagten nehmen in Abrede, dass die angegriffenen Ausführungsformen von der Lehre des Klagepatents Gebrauch machten. .
Die Beklagten meinen, bei den Switches der Serie Cisco Catalyst 9x00 handele es sich nicht um ein Mittel, das sich auf ein wesentliches Element der Erfindung bezieht, und das dazu geeignet und bestimmt ist, für die Benutzung der Erfindung verwendet zu werden, Art. 26(1) EPGÜ. Die angegriffenen Ausführungsformen verwirklichten auch nicht Anspruch 6 des Klagepatents.
Hinsichtlich etwaiger weiterer Anträge und weiteren Vorbringens im schriftlichen Verfahren und im Zwischenverfahren wird auf die Schriftsätze der Parteien Bezug genommen.

ENTSCHEIDUNGSGRÜNDE
Die zulässige Klage ist unbegründet. Die zulässige Nichtigkeitswiderklage ist ebenfalls unbegründet.
A.
Die Klage und die Nichtigkeitswiderklage sind zulässig. Die Zuständigkeit der angerufenen Lokalkammer steht zwischen den Parteien zu Recht nicht im Streit. Die Klägerin ist zur Geltendmachung der streitgegenständlichen Ansprüche aus dem Klagepatent befugt (dazu nachfolgend A. I.). Hinsichtlich der Zulässigkeit der Widerklage bestehen keine Bedenken (dazu nachfolgend A. II.).
I.
Die Klägerin kann sich mit Erfolg auf ihre Eintragung als Inhaberin des Klagepatents berufen.
1.
Grundsätzlich richtet sich die Aktivlegitimation für die Geltendmachung von Annexansprüchen aus Europäischen Patenten nach der materiellen Berechtigung (vgl. BGH, Urteil vom 7. Mai2013 - X ZR 69/11, GRUR 2013, 713, Rn. 57 f. - Fräsverfahren). Damit gilt die sich aus Art 60 Abs. 3 EPÜ und § 7 PatG folgende unwiderlegliche Fiktion der Berechtigung des Anmelders (vgl. Benkard EPÜ/Melullis, 3. Aufl. 2019, EPÜ Art. 60 Rn. 38) nicht für das Verletzungsverfahren; ihr Anwendungsbereich ist auf das Eintragungsverfahren selbst beschränkt. Der Eintrag im Patentregister bietet keine Gewähr für seine inhaltliche Richtigkeit, da dem Register weder eine positive Publizitätswirkung wie dem Grundbuch, noch eine negative Publizitätswirkung wie dem Handelsregister zukommt. Eintragungen in einem öffentlichen, von einer Verwaltungsbehörde geführten Register vermitteln jedoch eine Vermutung der Richtigkeit und damit einen beachtlichen Rechtsschein (BeckOK PatR/Otten-Dünnweber, 13. Ed. 25.7.2019, PatG § 30 Rn. 12). Der Eintragung im Patentregister kommt daher für die Beurteilung der Frage, wer materiell-rechtlich Inhaber des Patents ist, eine erhebliche Indizwirkung zu (BGH, Urteil vom 7. Mai 2013 - X ZR 69/11, GRUR 2013, 713, Rn. 59 - Fräsverfahren).
2.
Auf der Basis des EPGÜ gilt nichts anderes. Denn nach Regel 8.5 VerfO gilt
(a) [..] in Bezug auf den Inhaber des europäischen Patents diejenige Person als Inhaber
des Patents, die nach dem Recht des jeweiligen Mitgliedstaats, für den das europäische
Patent erteilt wurde, berechtigt ist, als Inhaber des Patents eingetragen zu werden,
unabhängig davon, ob diese Person tatsächlich in das Patentregister des jeweiligen
Mitgliedsstaats (im Folgenden „nationales Patentregister“) eingetragen ist, und
(b)[..]
(c) Für die Zwecke von Absatz 5 besteht die widerlegbare Vermutung, dass die Person,
die im jeweiligen nationalen Patentregister und im vom Europäischen Patentamt
geführten Europäischen Patentregister ausgewiesen ist, berechtigt ist, als Inhaber
beziehungsweise als oder Anmelder eingetragen zu werden.
Die Kammer hat daher von einer widerleglichen Vermutung auszugehen (LK Hamburg, 26.
August 2024 – UPC_CFI_54/2023, GRUR-RS 2024, 38164 Rn. 34 – Avago vs. Tesla).
Entsprechendes hat das Berufungsgericht des EPG bereits für Patente mit einheitlicher
Wirkung zugrunde gelegt und angenommen, aufgrund ihrer entsprechenden Eintragung im
Register für einheitlichen Patentschutz sei diese Person als Inhaber des Verfügungspatents zu
behandeln, Regel 8.4 VerfO. Als solche sei sie berechtigt, die Anordnung entsprechender
Maßnahmen zu beantragen, Art. 47(1) EPGÜ (UPC_CoA 335/2023, Anordnung vom 26.
Februar 2024, S. 24). Die Regelung bewirkt daher hinsichtlich der vermuteten Tatsache eine
Umkehr der Darlegungs- und Beweislast. Kann die Klägerin auf ihre Eintragung in den für den
jeweiligen Rechtsstreit maßgeblichen Registern verweisen, ist es an der Beklagtenseite,
darzulegen und gegebenenfalls zu beweisen, dass der Klägerin die Berechtigung für eine
solche Eintragung fehlt (LK Düsseldorf, 30. April 2024 – UPC_CFI_463/2023 - 10x Genomics,
Inc. vs. Curio Bioscience Inc., LK Hamburg, GRUR-RS 2024, 38164 Rn. 34 – Avago vs. Tesla).
3.
Die Beklagten rügen, dass es vollkommen unklar sei, ob das Klagepatent tatsächlich – das nach
dem Vortrag der Klägerin zwei Mal übertragen worden sei – Gegenstand des
Patentkaufvertrages vom 27. Januar 2017 gewesen sei. Sie bestreiten mit Nichtwissen, dass
das Klagepatent einschließlich der Annexansprüche wirksam von der Harris Corp. auf die
Harris Solutions NY, Inc. übertragen wurde sowie die Existenz des Patentkaufvertrages vom
27. Januar 2017 als solchem. Die angebliche Übertragung sei nicht im behaupteten Zeitraum
im Register des Deutschen Patent- und Markenamts eingetragen worden. Der weitere
Patentkaufvertrag sei nur geschwärzt überreicht worden. Zur Zahlung des Kaufpreises habe
sich die Klägerin auf das Zeugnis des Herrn berufen. Dies sei schon in formaler
Hinsicht unzureichend, da die Klägerin entgegen der Regel 24(j) VerfO der Klageschrift keine
schriftliche Zeugenaussage beigefügt habe. Im Übrigen wäre zu erwarten, dass die Bezahlung
des Kaufpreises ohne Weiteres anhand von schriftlichen Unterlagen (Überweisungsbelege,
etc.) nachgewiesen werden könne. Zudem falle die behauptete Übertragung zum 2. Oktober
2021 und der Registerstand des DPMA erheblich auseinander. Die Anmelder-
Inhaberänderung von der Harris Global Communications, Inc., auf die Klägerin trage als
Verfahrensstand den 6. Februar 2023, was abermals nahelege, dass die behauptete
ursprüngliche Übertragung nicht wirksam gewesen sei.
4.
Mit diesem Vortrag haben die Beklagten nach Maßgabe der obigen Grundsätze die Inhabervermutung nicht mit Erfolg in Zweifel gezogen. Die dem Klagepatent zugrunde liegende Anmeldung wurde von der Harris Corporation am 11. September 2008 eingereicht. Im Registerauszug ist eine Inhaberänderung von der Harris Corporation auf die Harris Global Communications, Inc. vermerkt. Die von der Klägerin behauptete Umfirmierung der Harris Corporation mit Wirkung zum 28. Juni 2019 in L3Harris Technologies, Inc. einerseits und der Harris Solutions NY, Inc. zum 17. April 2018 in die HARRIS GLOBAL COMMUNICATIONS, INC. andererseits, haben die Beklagten nicht in Abrede genommen. Sie haben auch nicht in Abrede genommen, dass es sich um konzernverbundene Unternehmen handelt, mit der Folge, dass der erste Patentübertragungsvertrag vom 27. Januar 2017 konzernintern stattgefunden hat. Die spätere Übertragung auf die Klägerin ist ebenfalls im Register vermerkt; der Vertrag ist in Auszügen vorgelegt worden. Die Behauptung, der Kaufpreis sei möglicherweise nicht bezahlt worden, ist reine Spekulation vor dem Hintergrund, dass am 16. März 2023 die Umtragung eingetragen worden ist (vgl. Registerauszug in Anlage K 6 und Patentkaufvertrag in Anlage K 5).
II.
Hinsichtlich der Zulässigkeit der Widerklage bestehen keine Bedenken.
1.
Insbesondere ist das EPG auch international zuständig. Gemäß Artikel 32 Abs. 1 (e) EPGÜ ist das EPG für Widerklagen auf Nichtigkeit von (europäischen) Patenten ausschließlich zuständig. Da derzeit kein Opt-Out (Art. 83 Abs. 3 EPGÜ) von der ausschließlichen Zuständigkeit des Gerichts in Bezug auf das Streitpatent in Kraft ist, ist das EPG – als gemeinsames Gericht der Mitgliedstaaten des EPGÜ – gemäß Art. 24 Abs. 4, 71a Abs. 2 a), 71b Abs. 1 der Verordnung (EU) Nr. 1215/2012 für die vorliegende Widerklage international zuständig.
2.
Auch die Anträge der Klägerin auf hilfsweise Änderung des Klagepatents nach R. 30 VerfO sind zulässig und insbesondere fristgerecht eingereicht worden. Eine Notwendigkeit, „vollständige“ Anspruchssätze vorzulegen, lässt sich aus dem EPGÜ oder seiner Verfahrensordnung nicht ableiten. Teilweise ist Gegenstand der Änderungsanträge, das Hochziehen abhängiger Ansprüche, womit sie entsprechend als zusätzliche Ansprüche entfallen, was keine Zweifel an ihrem weiteren Schicksal aufkommen lässt. Sofern möglicherweise nicht hinreichend klar ist, welches Schicksal die Unteransprüche 3, 4 und 5 nehmen sollen, ist dies vorliegend nicht entscheidungsrelevant (siehe dazu nachfolgend B. III. 3. g) und D. V.). Etwaige inhaltliche Zusammenhänge zwischen Anspruch 1 und 6, insbesondere die Frage, ob es sich um geschlossene Anspruchssätze handelt, hat die Klägerin bereits dadurch adressiert, dass sie die jeweils korrespondierende Änderungen in Ansprüchen 1 und 6 beantragt hat und zwar nebeneinander.
3.
Soweit die Beklagten mit ihrer Duplik beantragt haben, weiteren Stand der Technik als Erweiterung der Widerklage zuzulassen, ist diesem Antrag zu entsprechen. Es trifft zu, dass die Klägerin mit der Replik im Verletzungsverfahren ihre Auslegung und den Verletzungsvorwurf gegenüber der Klageschrift anders ausgerichtet, zumindest aber ergänzt hat. Indem die Klägerin hinsichtlich der „DMA-Vorrichtung“ nun nicht mehr auf den Ingress FIFO allein abstellt, sondern auf eine Kombination mehrerer Komponenten der angegriffenen Switches, was seinerseits als Reaktion auf das Verteidigungsvorbringen der Beklagten zuzulassen ist, ist den Beklagten zuzubilligen, die vorgelegten vier weiteren Stand-der-Technik Dokumente (Anlagen BP-CR5 bis BP-CR8) sowie die hierauf basierenden Ausführungen in das Verfahren einzuführen. Insoweit übt die Lokalkammer ihr Ermessen dahingehend aus, dass es der Beklagten nicht vorgeworfen werden kann, mangels Kenntnis der ergänzten Verletzungsargumentation der Klägerin nicht schon mit der Widerklage auf Nichtigerklärung diese Dokumente vorgelegt zu haben.
B.
Das Klagepatent und die mit der Erwiderung der Klägerin auf die Nichtigkeitswiderklage eingeführten Hilfsanträge bedürfen zunächst der Auslegung.
I.
Das Klagepatent betrifft nach Abs. [0001] ein Verfahren und ein Gerät zur schnellen Verarbeitung von Protokoll-Headern an einem Zwischen- und/oder End-Knoten eines paketbasierten Netzwerks. Es erläutert in Abs. [0003] und [0004], dass in einem paketbasierten Netzwerk den eigentlichen Nutzdaten (engl. „application data“) ein oder mehrere Header vorangestellt werden, die zum Transport der Nutzdaten innerhalb des Netzwerks dienen. In den Headern sind Daten enthalten, die zum Beispiel definieren, an wen die Nutzdaten gerichtet sind, woher diese stammen, welche Länge sie haben usw. Das Klagepatent teilt im Einklang mit der allgemein üblichen Praxis (ISO/OSI-Referenzmodell) die Header den Schichten wie folgt zu (vgl. Fig. 2): Schicht-1: PHYSICAL-Header, Schicht-2: MAC- und LLC Header, Schicht-3: NETWORK Header, Schicht-4: TRANSPORT Header, Schicht-5: APPLICATION Header.
Bevor die Nutzdaten eines Pakets verarbeitet werden können, z.B. Videodaten angezeigt werden können, müssen die Headerdaten verarbeitet werden. Das Klagepatent geht davon aus, dass die Headerdaten in bekannten Systemen bislang sequentiell verarbeitet wurden, d.h. einer nach dem anderen, Schicht für Schicht. Dargestellt wird dies in Fig. 5 des Klagepatents. Wie in den Absätzen [0005], [0006] und [0050] bis [0052] der Klagepatentschrift geschildert, wurden die Paketdaten nacheinander, also sequentiell, zuerst in den Paket-Pufferspeicher 520 geschrieben und dann an die entsprechenden schichtspezifischen Protokollspeicher 526, 528, 530, 532, und 534 geleitet. Dabei konnte der Schicht-3 Header erst weitergeleitet werden, nachdem die Schicht-2 Header verarbeitet wurden; der Schicht-4 konnte erst weitergeleitet werden, nachdem der Schicht-3 Header verarbeitet wurde, usw. Diese Verarbeitung der Headerdaten aus dem Paket-Pufferspeicher 520 heraus führt nach dem Klagepatent zu einer großen Verzögerung (vgl. KPS Abs. [0005], [0011] und [0053]).
II.
Aufgabe des Klagepatents ist es daher, die zeitliche Verzögerung bei der Bearbeitung von Datenpaketen und insbesondere Headern zu überwinden, die sog. Latenzzeit bei der Paketübertragung. Das Klagepatent formuliert daher die folgende Aufgabe [0011]:
[0011] In view of the forgoing, there is a need for a solution to reduce protocol header processing time in a packet-based communications networks. This solution also needs to be configured to update header fields. The solution further needs to be configured to process protocol headers at a desired speed for a battery powered wireless communications device. In this regard, it should be understood that a battery powered wireless communications device can be a node in a high speed wireless communications system. As such, the battery powered wireless communications device can concurrently act as an intermediate node and a destination node. As such, the roles of the battery powered wireless communications device can alternate and vary based on time or traffic conditions.
[0012] The invention concerns a method for processing a packet at an egress end user node. The method includes a decoding step and a concurrent writing step. The decoding step involves decoding a packet having a plurality of headers. The concurrent writing step is performed subsequent to the decoding step. The concurrent writing step involves concurrently writing (1) each of the headers to a packet buffer memory and (2) each individual one of the headers to a respective protocol stack layer memory where it is available for immediate processing within a protocol stack layer.
Dabei bezeichnet „Latenz“ im Telekommunikationsumfeld die Zeit, die eine Information oder ein Datenpaket von ihrer Quelle bis zum Ziel benötigt. Sie setzt sich aus verschiedenen Verzögerungszeiten zusammen, die beispielsweise durch die Zwischenspeicherung von Daten, die Prüfung von Datenpaketen oder die Laufzeit der Signale entstehen.
Zur Lösung der Aufgabe schlägt das Klagepatent in den unabhängigen Ansprüchen 1 und 6 vor, als Komponente eine sog. Direktspeicher-Zugriffs(DMA)-Vorrichtung (direct memory access (DMA) device) vorzusehen. Der Direktspeicher-Zugriff ermöglicht, einen Hauptprozessor (CPU) bei den Speicheroperationen außen vor zu lassen (s. Abs. [0023], letzter Satz). So kann der Direktspeicher-Zugriff Verarbeitungs- bzw. Latenzzeit im Sinne der Aufgabe des Klagepatents verringern. Insbesondere setzt die Erfindung die DMA-Vorrichtung ein, um die mit der sequenziellen Abarbeitung der Header einhergehenden Zeitaufwand dadurch zu verringern, dass einige der notwendigen Arbeitsschritte, nämlich das Einschreiben der Header in jeweils einen Speicher der betreffenden Protokollschicht und den Paketpuffer gleichzeitig statt sequenziell abgewickelt werden, vgl. Abs. [0012].
Anspruch 1 und Anspruch 6 lassen sich in folgende Merkmale gliedern (vgl. Klageschrift, S. 22 f und Klagerwiderung, S. 24 f.):
Anspruch 1
Merkmal EN DE
1 A method for processing a packet at an egress end user node (110), comprising:
Verfahren zum Verarbeiten eines Pakets in einem End-User-Ausgangsknoten (110), umfassend:
a decoding a packet having a plurality of headers; and
Dekodieren eines eine Vielzahl von Headern aufweisenden Pakets; und
b subsequent to said decoding step, communicating a portion of said packet to a direct memory access-DMA-device (120);
im Anschluss an den Dekodierungsschritt, Übermitteln eines Teils des Pakets an eine Direktspeicher-Zugriffs-DMA-Vorrichtung (120);
c and subsequent to said communicating step, concurrently writing (1)
und im Anschluss an den Über-mittlungsschritt, gleichzeitiges Schreiben (1)
aa each of said plurality of headers to a packet buffer memory (122) and
von jedem der Vielzahl von Header in einen Paket-Puffer-speicher (122)
bb (2) each individual one of said plurality of headers to a respective protocol stack layer memory
und (2) jedes Einzelnen der Vielzahl von Header in einen entsprechenden Protokoll- Stapel-Schichtspeicher (126, 128, 130, 132,134),
(α) where it is available for immediate processing within a protocol stack layer.
in welchem er für ein unmittelbares Verarbeiten innerhalb einer Protokoll-Stapelschicht verfügbar ist.
Anspruch 6
Merkmal EN DE
6 An egress end user node (EEUN) (110) of a packet based communications system (100), comprising:
End-User-Ausgangsknoten (EEUN) (110) eines paket-basierten Kommunikations-systems (100), umfassend:
a a decoder (116) einen Dekoder (116),
aa configured for decoding a packet having a plurality of headers; and
der dazu ausgebildet ist, ein eine Vielzahl von Headern aufweisendes Paket zu de-kodieren; und
b a direct memory access-DMA-device (120)
eine Direktspeicher-Zugriffs-DMA-Vorrichtung (120),
aa coupled to said decoder (116) and die mit dem Dekoder (116) verbunden [ist] und
bb configured for concurrently writing (1) zum gleichzeitigen Schreiben (1)
(1) each of said plurality of headers to a packet buffer memory (122) and
jeder der Vielzahl von Header in einen Paket Pufferspeicher (122) und
(2) (2) each individual one of said plurality of headers to a respective protocol stack layer memory (126, 128, 130, 132, 134)
(2) jedes Einzelnen der Vielzahl von Header in einen entsprechenden Protokoll-Stapel-Schichtspeicher (126, 128, 130, 132,134) aus-gebildet ist,
(α) where it is available for immediate processing within a protocol stack layer.
in welchem er für ein unmittelbares Verarbeiten innerhalb einer Protokoll-Stapelschicht verfügbar ist.
III.
Patentansprüche 6 und 1 des Klagepatentes bedürfen im Hinblick auf einige ihrer Merkmale der Auslegung.
1.
Nach der Rechtsprechung des EPG-Berufungsgerichts ist nach Art. 69 Übereinkommen über die Erteilung europäischer Patente (EPÜ) und dem Protokoll zu seiner Auslegung (Auslegungsprotokoll) von folgenden Grundsätzen auszugehen (UPC_CoA 335/2023, Anordnung vom 26. Februar 2024, GRUR-RS 2024, 2829 – NanoString/10x Genomics (Nachweisverfahren), S. 26/27):
Der Patentanspruch ist nicht nur der Ausgangspunkt, sondern die maßgebliche Grundlage für die Bestimmung des Schutzbereichs eines europäischen Patents. Für die Auslegung eines Patentanspruchs kommt es nicht allein auf seinen genauen Wortlaut im sprachlichen Sinne an (vgl. auch die englische und die französische Sprachfassung des Auslegungsprotokolls: „the strict, literal meaning of the wording used in the claims“, „sens étroitet littéral du texte des revendications“). Vielmehr sind die Beschreibung und die Zeichnungen als Erläuterungshilfen für die Auslegung des Patentanspruchs stets mit heranzuziehen und nicht nur zur Behebung etwaiger Unklarheiten im Patentanspruch anzuwenden. Das bedeutet aber nicht, dass der Patentanspruch lediglich als Richtlinie dient und sich sein Gegenstand auch auf das erstreckt, was sich nach Prüfung der Beschreibung und der Zeichnungen als Schutzbegehren des Patentinhabers darstellt.
Der Patentanspruch ist aus Sicht der Fachperson auszulegen.
Bei der Anwendung dieser Grundsätze soll ein angemessener Schutz für den Patentinhaber mit ausreichender Rechtssicherheit für Dritte verbunden werden.
Diese Grundsätze für die Auslegung eines Patentanspruchs gelten gleichermaßen für die Beurteilung der Verletzung und des Rechtsbestands eines europäischen Patents. Das ergibt sich aus der Funktion der Patentansprüche, die nach dem Europäischen Patentübereinkommen dazu dienen, den Schutzbereich des Patents nach Art. 69 EPÜ und damit die Rechte des Patentinhabers in den benannten Vertragsstaaten nach Art. 64 EPÜ unter Berücksichtigung der Voraussetzungen für die Patentierbarkeit nach den Art. 52 bis 57 EPÜ festzulegen (vgl. EPA GBK, 11. Dezember 1989, G 2/88, ABl. 1990, 93 Rn. 2.5).
2.
Die zuständige Fachperson stuft die Lokalkammer als einen Diplomingenieur oder eine Diplomingenieurin der Fachrichtung Elektrotechnik ein mit mehrjähriger Erfahrung in der
Entwicklung von Hardware für die Paketverarbeitung für paketbasierte Kommunikationsnetzwerke.
3.
Zwischen den Parteien ist die Auslegung der Merkmale des Anspruchs 1 im Kern im Wesentlichen unstreitig, bis auf die Auslegung und Einordnung von Merkmal 1 „Verfahren zum Verarbeiten eines Pakets in einem End-User-Ausgangsknoten (110)“. Der Erzeugnisanspruch nach Anspruch 6 ist nahezu gleichlautend und wird von den Parteien nicht gesondert diskutiert.
a)
Die Parteien sind sich zu Recht darüber einig, dass der Knotenpunkt gemäß Merkmal 1., der eine Funktion in Bezug auf die Daten haben soll, auf der Verbraucher-Seite des Datentransfers liegt. Soweit die Parteien darüber streiten, ob allein ein Endknoten oder auch ein Zwischenknoten beansprucht ist, folgt die Lokalkammer der breiten Auslegung der Klägerin. Denn ausweislich der breiten Anwendungsbeschreibung in der Einleitung der Klagepatentschrift [Abs. 0001], ist der Gegenstand der Erfindung nicht auf reine Endknoten beschränkt:
The inventive arrangements relate to wireless networks. More particularly, the present invention relates to a method and apparatus for high speed protocol header processing at an intermediate and/or destination node of a packet-based communications network.
Eine Beschränkung auf reine Endknoten ergibt sich daraus nicht; im Gegenteil beide sind ausdrücklich offenbart. Auch in Abs. [0021] sind beide Positionierungen wieder aufgegriffen und erläutert:
The network 108 is electrically or optically connected to the EEUN 110 via a network link 114. The EEUN 110 is an intermediate or destination node. If the EEUN 110 is a destination node, then the EEUN 100 is the destination of a plurality of packets in a network. The EEUN 110 can be a destination computer system, a routing device, a battery powered wireless communications device, or any other device having a TCP/IP based packet interface.
Zwar trifft es zu, dass in der Patentschrift keinerlei weitere spezifische Erläuterung zu einem Zwischenknoten enthalten ist. Aufgrund der vergleichbaren Funktionalität und dem vergleichbaren Aufbau ist der Fachperson jedoch klar, dass es für die Lehre des Klagepatents keine Rolle spielt, ob ein reiner Zielknoten oder ein netzwerkimmanenter Verteilerknoten konfiguriert wird, denn ein Endknoten kann auch als Zwischenknoten verwendet werden. Der Begriff des EEUN erscheint für die Fachperson daher als Oberbegriff für End- und Zwischenknoten gleichermaßen.
Gegenteiliges lässt sich entgegen der Ansicht der Beklagten nicht aus der Figur 4 ableiten, wonach der der EEUN mit dem Netzwerk lediglich elektrisch oder optisch verbunden sein mag, er damit Teil des „packet-based communications network“ 100 wäre, nicht aber Teil des Netzwerks 108 [0019]:
Eine Abgrenzung oder Trennung zwischen paketbezogenem Kommunikationsnetzwerk und Kommunikationssystem lässt sich der Klagepatenschrift nicht entnehmen. Auch eine Begründung für eine solche Trennung ist nicht ersichtlich. Die “Netzwerkwolke” in den Figur 1 offenbart für die Fachperson lediglich, dass der EEUN das Paket vom IEUN über eine Netzwerkverbindung empfängt, im Gegensatz zu einer Punkt-zu-Punkt-Leitung, denn es geht für die Fachperson ersichtlich um paketbasierte Kommunikation:
b)
Die Auslegung von Merkmal 1. a), „Dekodieren eines eine Vielzahl von Headern aufweisenden Pakets“, steht zwischen den Parteien nicht im Streit. Es handelt sich unstreitig um die Umwandlung eines codierten Formats zurück in die ursprüngliche Zeichenfolge im Bereich der Informationstechnologie. Nach Merkmal 1. a) ist Objekt eines solchen Vorgangs ein Datenpaket, das eine Vielzahl von Headern aufweist. Der Begriff des Headers bezieht sich auf zusätzliche Daten, die am Anfang (oder „Kopf“) eines Datenblocks stehen, der gespeichert oder übertragen wird. Der Datenblock enthält insbesondere noch Nutzdaten (payload). So gibt es für jede Schicht des Schichtenprotokolls einen eigenen Header.
c)
Auch die Auslegung von Merkmal 1. b), „im Anschluss an den Dekodierungsschritt, Übermitteln eines Teils des Pakets an eine Direktspeicher-Zugriffs-DMA-Vorrichtung (120)“, steht im Ergebnis zwischen den Parteien nicht im Streit. Denn zunächst einmal ist unstreitig, dass – wie in Abs. [0023] beschrieben - eine Direktspeicher-Zugriffs-DMA-Vorrichtung den Nachteil überwindet, dass normalerweise Perpheriegeräte Daten aus ihrem Speicher typischerweise nur an eine mit ihnen verbundene Vorrichtung übermitteln können, indem der Hauptprozessor (CPU) dieser Vorrichtung involviert wird. Dagegen gibt es Peripheriegeräte, die Daten an die mit ihnen verbundene Vorrichtung übertragen, ohne die CPU zu involvieren. Dieser Vorgang wird als direkter Speicherzugriff (DMA) bezeichnet und wird von einem dedizierten integrierten Schaltkreis, dem so genannten DMA-Gerät, durchgeführt. Der allgemeine Zweck eines DMA-Geräts ist es, Peripheriegeräten das Lesen oder Schreiben von Daten (auf den Hauptspeicher) zu ermöglichen, ohne die CPU (Central Processing Unit) zu beanspruchen, Abs. [0023]. Dies führt zu einer effizienteren Nutzung der Systemressourcen und verbessert die Gesamtleistung des Computers. Die DMA-Vorrichtung weist programmierbare Register oder auch Kanäle auf für multiple Speicheroperationen, vgl. Abs.
[0024]:
[0024] In general, the DMA device 120 has programming registers for multiple memory transfers. The programming registers are also referred to as DMA channels. In order to choose and uniquely identify a single transfer, a DMA channel is programmed for performing actions to read data from a memory device, to write data to a memory device, to obtain an address for a source memory device, to obtain an address for a destination memory device, and/or to obtain a memory length. The DMA device 120 can also service multiple DMA channels and perform multiple data transfers.
Zu diesem Zweck lehrt das Merkmal 1. b) im Anschluss an den Dekodierungsschritt, das Übermitteln eines Teils des Pakets an eine Direktspeicher-Zugriffs-DMA-Vorrichtung (120). Die Klagepatentschrift zeigt dies durch einen Vergleich der Figuren 5 (Stand der Technik, Kolorierung von der Klägerin)
und Figur 4 (Lösung nach dem Klagepatent, Kolorierung von der Klägerin):
Funktional ist neben der in Merkmal 1. b) beschriebenen Empfangsoperation (des Teils des Pakets) erforderlich, dass die patentgemäße DMA-Vorrichtung die in der Merkmalsgruppe 1.c) aa-bb beschriebenen Speicheroperationen ermöglichen kann, nämlich das gleichzeitige Speichern in den Paketpufferspeicher und die schichtenspezifischen Speicher. Die DMA-Vorrichtung 120 ermöglicht ein gleichzeitiges Speichern bzw. Weiterleiten der Paketdaten sowohl in den Paketpufferspeicher und die schichtenspezifischen Speicher. Die relevanten Paketdaten durchlaufen also nicht zuerst den Paketpufferspeicher, bevor sie in die schichtenspezifischen Speicher gelangen. Zu diesem Zweck muss die DMA-Vorrichtung auch eine Art Steuerlogik aufweisen, da Abs. [0024], wie zitiert, von verschiedenen programmierten Kanälen spricht. Dazu ist eine Speicherschnittstelle erforderlich, die eine Steuerlogik enthält, die das gezielte Schreiben von Daten an die Zielorte im Speicher ermöglicht.
Die Beklagten verweisen allerdings zutreffend darauf, dass die DMA-Vorrichtung nach Merkmal 1. b) nur einen Teil des Pakets übermittelt bekommen soll. Dies ist für die Fachperson erkennbar das Abschneiden der Präambel und des PHYSICAL-Headers, was an sich vor dem Decodierungsschritt erfolgt.
d)
Die Merkmalsgruppe 1. c) aa-bb (α), „und im Anschluss an den Übermittlungsschritt, gleichzeitiges Schreiben (1) von jedem der Vielzahl von Header in einen Paket-Puffer-speicher (122) und (2) jedes Einzelnen der Vielzahl von Header in einen entsprechenden Protokoll- Stapel-Schichtspeicher (126, 128, 130, 132,134), in welchem er für ein unmittelbares Verarbeiten innerhalb einer Protokoll-Stapelschicht verfügbar ist,“ offenbart, auch da sind sich die Parteien im Wesentlichen zu Recht einig, dass im Gegensatz zum vorbekannten sequenziellen Ansatz die Header in einen Paket-Pufferspeicher und in den Speicher in der jeweiligen Schicht des Protokollstapels nicht mehr nacheinander geschrieben werden (vgl. Figur 5), sondern gleichzeitig (Figur 4). Das gleichzeitige Schreiben durch die DMA-Vorrichtung gemäß Merkmal 1. c) soll nach dem Klagepatent dadurch erreicht werden, dass die DMA-Vorrichtung anders als bei bekannten EEUN nicht nur einen Datentransfer in den Paket-Pufferspeicher (Merkmal 1. c) aa) durchführt, sondern darüber hinaus auch einen Transfer in die jeweiligen schichtenspezifischen Speicher (Merkmal 1. c) bb). Im Stand der Technik nach Figur 5 wird die Übertragung der Paketdaten in den Paket-Pufferspeicher abgewartet, und erst dann werden sie – aus dem Paket-Pufferspeicher heraus – in die schichtenspezifischen Speicher zur Verarbeitung übertragen. Dagegen stehen nach der Lehre des Klagepatents die Paketdaten aufgrund der gleichzeitigen Speicherung ohne den Umweg über den Paket-Pufferspeicher in den jeweiligen schichtenspezifischen Speichern sofort zur Verarbeitung durch die jeweilige Protokoll-Stapel-Schicht zur Verfügung. Die Klagepatentschrift spricht von einem „cross layer architecture framework“:
[0026] ... However, the DMA devices are provided only for a one time transfer of a packet from the MAC layer memory to a CPU main memory. As will be appreciated, this single transfer does not solve or deal with the varying latencies and the increased processing consequences present in a high speed wireless network.
[0027] In order to solve this problem, a DMA device is used to concurrently write the specific layer header fields directly into: (a) each protocol stack layer’s internal memory spaces 126,[...,] 134 to initiate immediate processing; and (b) the packet buffer memory 122. This arrangement provides what is essentially a cross layer architecture framework. This approach facilitates a high data transfer rate by allowing the exchange of information between the protocol stack layers. In doing so, it reduces processing latency and thereby increases bandwidth.
Hierdurch soll nach der Lehre des Klagepatents die Latenz oder Verzögerung vermieden werden, die sich aus einer Abarbeitung gemäß dem in Fig. 5 dargestellten Stand der Technik ergibt. Gleichzeitig ist - unstreitig - nicht Bedingung, dass die Abarbeitung in Bezug auf den Paketpufferspeicher einerseits und die Protokoll-Stapel-Schichtspeicher andererseits quasi auf die Nanosekunde genau gleichzeitig oder simultan zu erfolgen hätte. Vielmehr ist die von Merkmal 1. c) bb.(α) geforderte „unmittelbare“ Verarbeitbarkeit gegeben, wenn die Header in den entsprechenden schichtspezifischen Protokollspeichern in lesbarer Form vorliegen. Der Gegenstand von Anspruch 1 umfasst, dass die Headerdaten verarbeitbar („available for immediate processing“) sind, nicht aber die Verarbeitung („processing“) selbst. Dadurch, dass der Header einer bestimmten Schicht in einen hierfür vorgesehenen Speicherplatz im Protokoll-Stapel-Schichtspeicher geschrieben wird, ist er für eine unmittelbare Verarbeitung innerhalb seiner Protokoll-Stapelschicht verfügbar. Der Fachperson ist damit klar, dass um die Header in die für ihre Schicht vorgesehenen Speicherplätze schreiben zu können, der DMA-Vorrichtung (welche das Schreiben ausführt) die Lage der Header in dem Paket bekannt sein muss. Die Header werden dann unverarbeitet (eins-zu-eins) in die entsprechenden Protokoll-Stapel-Schichtspeicher geschrieben, damit das Verarbeiten aus den Protokoll-Stapel-Schichtspeichern heraus gleichzeitig erfolgen kann. Zu diesem Verarbeiten erst gehört nach Abs. [0046] auch das Extrahieren von Feldern aus den Headern.
e)
Ansprüche 1 und 6 in der Fassung des Hilfsantrags 1 weisen bei der Auslegung keine Probleme auf. Sie fügen den erteilten Ansprüchen jeweils das Merkmal des erteilen Anspruchs 2 hinzu, nämlich bei Anspruch 1:
The method according to claim 1, further comprising
concurrently processing said plurality of headers in each of a plurality of protocol stack layers.
gleichzeitiges Verarbeiten der Vielzahl von Header in jedem der Vielzahl von Protokoll-Stapelschichten
bzw. bei Anspruch 6:
The egress end user node being further configured to: concurrently processing said plurality of headers in each of a plurality of protocol stack layers.
Insbesondere sieht Merkmal 1. c) bb (a) vor, dass die Mehrzahl der Header in den entsprechenden Protokollspeichern zur unmittelbaren Verarbeitung vorliegen. Insbesondere könnten die Header auch gleichzeitig verarbeitet werden. Ansprüche 1 und 6 des Hilfsantrags 1 definieren, dass eine parallele Verarbeitung der verschiedenen Header eines Pakets stattfinde. Dem kann entnommen werden, dass alle Header – nicht nur ein Teil – zur gleichen Zeit verarbeitet werden bzw. deren Verarbeitung zumindest zur gleichen Zeit beginne, wie z.B. in Abs. [0029] des Klagepatents ausgeführt.
f)
Ansprüche 1 und 6 in der Fassung des Hilfsantrags 2 fügen den erteilten Ansprüchen folgendes Merkmal hinzu:
Wherein the plurality of headers includes a MAC layer protocol header (306) and a network layer protocol header (310).
wobei die Vielzahl von Headern einen Media-Access-Control-Schicht-Protokoll-Header und einen Netzwerk-Schicht-Protokoll-Header umfasst.
Auch insoweit weist die Auslegung keine Schwierigkeiten auf. Die Klägerin kann sich für diese Merkmale zutreffend auf Seite 14, Z. 16 bis 19 und S. 12 Z. 5 bis 9 der Ursprungsbeschreibung berufen. Durch die weitere Beschränkung auf „MAC layer protocol header“ und „network layer protocol header“ definiert der Hilfsantrag 2 auch die Speicher und Protokollschichten weiter, wie in Abs. [0043] offenbart:
The decoder 116 also performs actions to remove the preamble 302 and the physical layer protocol header 304 from the decoded packet 300. The decoder 116 can further perform actions to forward the preamble 302 and the physical layer protocol header 304 to the physical (PHY) layer memory 124 for storage. Thereafter, the decoder 116 performs actions to communicate a portion of the decoded packet 300 to a DMA device 120 (described above in relation to FIG. 1). In this regard, it should be understood that the portion of the decoded packet 300 includes a media access control protocol header 306 (described above in relation to FIG. 3), a logic link control (LLC) protocol header 308 (described above in relation to FIG. 3), a network layer protocol header 310 (described above in relation to FIG. 3), the transport layer protocol header 312, the application layer header 314, and the application data 316. The portion of the decoded packet 300 may also include the frame check sequence (FCS) 318.
Anlass, diese Schichten nach dem OSI-Schichtenmodell auf die sogenannte „L2“ und „L3“ Schicht zu beschränken, wie die Beklagten meinen, besteht nach der Beschreibung des Klagepatents hingegen nicht.
g)
In Bezug auf den Hilfsantrag 3 beruft sich die Klägerin insoweit auf Seite 11, Z. 7 bis 9, 20, 26 und S. 12 Z. 1 und 2 der Ursprungsbeschreibung. Sie führt an, die Ausgestaltung der Protokollschichten als „Firmware“ ermögliche, diese an verschiedene Headerformate anzupassen. Dadurch könnte die Vorrichtung flexibel an verschiedene Headerformate angepasst werden, was in vielen Lösungen des Stands der Technik nicht möglich gewesen sei. Im Streitfall kann offen bleiben, ob dieser Hilfsantrag 3 hinreichend klar ist, mit Blick darauf, dass, wie die Beklagten monieren, das Klagepatent selbst keinen Hinweis darauf gibt, was unter Firmware zu verstehen sei. „Firmware“ wird lediglich nur als Gegenstück zur „Hardware“ beschrieben, vgl. Abs. [0034] bis [0038]. Auf diesen Hilfsantrag kommt es indes nicht weiter an (siehe dazu nachfolgend D. V.).
h)
Die Hilfsanträge 4 bis 6 kombinieren die Merkmale der Hilfsanträge 1 bis 3. Insoweit kann auf die obigen Ausführungen Bezug genommen werden.
C.
Die Nichtigkeitswiderklage der Beklagten ist mit Blick auf die mit der Widerklage, aber auch mit Blick auf die mit der Duplik eingeführten Dokumente zum Stand der Technik unbegründet. Allen Entgegenhaltungen fehlt die Offenbarung einer vorgeschalteten, mit programmierbaren Kanälen versehenen DMA-Vorrichtung, die die Schreiboperationen parallel ohne Einschaltung der CPU nach dem Klagepatent ausführt. Ansprüche 1 und 6 des Klagepatents erweisen sich damit als rechtsbeständig.
I.
Die Druckschrift US Patentanmeldung 2006/0072564 A1 (Anlage BP-CR1/Cornett), veröffentlicht am 6. April 2006, steht dem Rechtsbestand des Klagepatents nicht entgegen.
1.
Die Druckschrift Anlage BP-CR1/Cornett beschreibt ein System zur beschleunigten Verarbeitung von TCP/IP Paketen in einem paketbasierten Netzwerk (vgl. Abs. [0003] und [0004]). Sie stellt sich die Aufgabe, die Speicherzugriffe in einem Knoten eines Netzwerks zu beschleunigen (vgl. Abs. [0005]), wobei mittels eines speziellen Network Interface Controllers (NIC) und der Verarbeitung von Headerdaten und Nutzdaten (engl. „payload“) eine beschleunigte Verarbeitung gewährleistet werden soll. Gemäß Figur 10 mit zugehörigem Text werden zur beschleunigten Verarbeitung empfangenen Pakete mit Header sowie Payload einerseits und andererseits aus den Paketen replizierte Header an unterschiedlichen Speicherorten gespeichert.
2.
Die Entgegenhaltung BP-CR1/Cornett steht der Neuheit von Ansprüchen 1 und 6 des Klagepatents nicht entgegen, da Kern ihrer Lösung ist, den Header von dem Rest des Pakets (der Payload) abzuspalten und die Header platzsparend zu speichern und über den Cache zu verarbeiten, nicht aber ein paralleles Schreiben in einen Pufferspeicher einerseits und in einen Protokollschicht-Speicher andererseits.
a)
Der Entgegenhaltung lässt dabei nicht entnehmen, dass ein paralleles Speichern des Headers gemäß Merkmalsgruppe 1. c) stattfindet und diese Header dann unmittelbar zur weiteren Verarbeitung vorlägen. Insbesondere ist kein paralleles Schreiben in einen Pufferspeicher einerseits und in einen Protokollschicht-Speicher andererseits offenbart. Bei der Speicherung von Paketen und replizierten Headern an unterschiedlichen Speicherorten gemäß Figur 10 wird hingegen keine DMA-Engine erwähnt, so dass bei den Speicheroperationen gemäß Figur 10 eine Gleichzeitigkeit zumindest nicht unmittelbar zu entnehmen ist. Die Payload enthält zwar eine Vielzahl an Headern von höheren Protokoll-Schichten (Merkmal 1. c) aa), jedoch wird weiterhin gemäß Figur 10 mit zugehörigem Text lediglich 1 Header gespeichert und keine Vielzahl von Headern einzeln und gleichzeitig jeweils in einen entsprechenden Protokoll-Stapel-Schichtspeicher (Merkmal 1c bb) für ein unmittelbares Verarbeiten innerhalb der Protokoll-Stapelschicht (Merkmal 1c bb (α)). Vielmehr lehrt die Entgegenhaltung, einen Teil eines Pakets sowie einen Header eines Pakets in demselben Speicher zu speichern, nämlich dem Speicher einer CPU.
b)
Auch der von den Beklagten zitierte Abs. [0034] der Entgegenhaltung belegt tatsächlich kein paralleles Schreiben, sondern lediglich ein Split zwischen Header und Payload, also eigentlichem Dateninhalt. Nach den Beschreibungsstellen in Absätzen [0034 und 0036] werden die Headerdaten eines Pakets in zwei Speicher geschrieben. Dabei offenbart Absatz [0035] insbesondere, dass der Header einmal getrennt von der Payload und einmal mit der Payload gespeichert wird, was aber mittels der CPU erfolgt:
[0035] In another embodiment, header 230 may additionally be stored in the second buffer. In an embodiment, this may result from using the split header feature, and placing the header in the same location in which the payload is stored. In other embodiments, this may result from using a header replication feature. In header replication, circuitry may store the header and the payload (i.e., the packet) at a first location (e.g., second buffer), and store a predetermined number of bytes of the packet in a second location (e.g., first buffer). The predetermined number may correlate to a number of bytes of the header in a packet, and may be configurable. With header replication, circuitry does not need to perform parsing to determine where the header ends and the payload begins.

Ein paralleles Schreiben ist entgegen der Ansicht der Beklagten nicht dadurch offenbart, dass vor der Speicherung der Network-Interface-Controller (NIC 600) in einem ersten Schritt die Headerdaten vor dem Schreiben identifiziert haben muss, z.B. durch Parsen, um in der Lage zu sein, diese getrennt von den Nutzdaten speichern zu können. Auch der Umstand, dass in der Tat nicht zu fordern ist, dass es sich bei den unterschiedlichen Protokoll-Stapel-Schichtspeichern (einer für jeden Header) um physisch getrennte Speicher handeln müsste, was auch für den Paket-Pufferspeicher einerseits und die Vielzahl der Protokoll-Stapel-Schichtspeicher andererseits gelten kann. Denn zentrales Element der Lehre der Entgegenhaltung ist, dass die Daten aus dem CPU-Speicher in einen Cache-Speicher geladen werden.
c)
Zwar wird der Einsatz einer DMA-Vorrichtung ausdrücklich in Anspruch 13 der Druckschrift beschrieben:
13. A system comprising:
a chipset having a DMA (direct memory access) engine, the chipset communicatively coupled to a transport protocol driver of a processor and to a network controller; and circuitry to: receive a packet having a payload portion and a header portion; store the packet in a first location, and storing the header portion in a location different from the first location; and determine if the packet is an offload packet, and if the packet is an offload packet, perform accelerated processing on the packet.
Für Speicheroperationen nach Merkmalsgruppe 1. c) wird jedoch auch insoweit in der Entgegenhaltung keine patentgemäße DMA-Vorrichtung offenbart. Die Speicheroperationen erfolgen vielmehr allein von einer CPU. Entgegen der Ansicht der Beklagten wird auch der NIC nicht mit der Aufgabe einer parallelen und direkten Speicherung ohne die CPU beschrieben. Vielmehr wird in Abs. [0064] beschrieben, dass die Trennung von Header und Payload mehr Speicherung von Headern im Arbeitsspeicher ermögliche:
[0064] By splitting a packet apart and excluding packet payloads from these pages, a larger number of headers can be concentrated together. This reduced set of pages can then be managed in a way to permit effective prefetching of packet headers into the processor cache before the protocol stack processes the header.
Nichts anderes gilt für die Passage, die eine DMA beschreibt:
[0074] For packets selected for splitting, the controller can cause storage 704 (e.g., via Direct Memory Access (DMA)) of the packets header in the page(s) used to store headers and separately store 706 the packet's payload.

Auch diese Passagen bestätigen, dass die Speicheroperationen allein von einer CPU erfolgen und gerade nicht unter ihrer - klagepatentgemäßen - Umgehung.
II.
Die Druckschrift US Patent 7,218,632 (Anlage BP-CR2/Bechtolsheim), veröffentlicht am 15. Mai 2007, steht dem Rechtsbestand des Klagepatents ebenfalls nicht entgegen.
1.
Die Druckschrift Anlage BP-CR2/Bechtolsheim beschreibt ein Verfahren und ein System für die Paketverarbeitung, bei welchem ein Router oder ein Switch in der Lage ist, eingehende Pakete schnell zu verarbeiten sowie Routing-Dienste und weitere Dienste in Echtzeit durchzuführen. Eine sog. Packet-Processing-Engine (PPE) empfängt Pakete, speichert die Pakete, trennt durch ein Parsen Header und Payload und leitet die Header-Information an eine sog. Weiterleitungseinheit (FFE) weiter für die Routing-Entscheidungen. Packet-Processing-Engine (PPE) und Weiterleitungseinheit (FFE) verfügen über getrennte Hardware, so dass ihre Funktionen parallel ausgeführt werden können. Sie stellt sich die Aufgabe, komplexe Verarbeitungsschritte zu vereinfachen. Es wird vorgeschlagen, in der PPE die Header- und Nutzdaten zu trennen und die Entscheidung über deren Weiterleitung einer Weiterleitungseinheit (FFE) zu überlassen (vgl. Sp. 1, Z. 51 bis 61). Das Trennen der Header- und Nutzdaten geschieht derart, dass das gesamte Paket (engl. „entire paket“) im Speicher des PPE gespeichert wird, also Header- und Nutzdaten. Der PPE leitet dann die Headerdaten sowie das gesamte Paket (also Header- und Nutzdaten) weiter, wie schematisch in Figur 1 dargestellt.
2.
Die Entgegenhaltung BP-CR2/Bechtolsheim steht der Neuheit von Ansprüchen 1 und 6 des Klagepatents nicht entgegen.
a)
Der Entgegenhaltung ist nicht zu entnehmen, dass ein paralleles Speichern des Headers stattfinden würde, insbesondere kein paralleles Schreiben in einen Pufferspeicher einerseits und einen Protokollschicht-Speicher andererseits. Nach der Lehre dieser Druckschrift werden die Speicheroperationen des gesamten Pakets und der abgespaltenen Headerdaten nicht parallel, sondern sequentiell vorgenommen. Das gesamte Paket wird zunächst in den PPE-Speicher abgespeichert und danach werden die Headerdaten abgespalten. Insoweit fehlt auch die Parallelität der Speicheroperationen. Die Weiterleitung und Speicherung der Header-Information erfolgt klar nach der Speicherung und dem Parsen des Pakets; die beiden Speicheroperationen sind damit nicht gleichzeitig (Merkmal 1. c).
b)
Zudem fehlt jeder Hinweis darauf, dass den Headern mindestens zwei verschiedene Protokollschichten zur sofortigen und folglich parallelen Verarbeitung bereitstünden. Zwar ist in der Entgegenhaltung beschrieben, dass die Headerdaten sowie das gesamte Paket (also Header- und Nutzdaten) an „zwei Speicherorte“ im Paketspeicher gespeichert werden. Für die Annahme der Beklagten, hierzu müsse es zwangsläufig eine Weichen-Funktionalität geben, die die Headerdaten in den einen Speicherort leiten und das gesamte Paket an einen anderen Speicherort, der verschieden sei vom Speicherort der Headerdaten, und dass die Paketdaten und die Headerdaten daher „gleichzeitig“ in die jeweiligen Speicher geschrieben, findet sich in der Entgegenhaltung jedoch keine Stütze. Vielmehr erfolgt auch hier die Weiterleitung des Pakets in den PPE-Speicher nicht ohne eine CPU. Insoweit lässt sich der Entgegenhaltung nicht entnehmen, dass die dort beschriebenen Speicheroperationen mittels einer klagepatentgemäßen DMA-Vorrichtung vonstattengingen; eine DMA-Vorrichtung wird in der Druckschrift nicht erwähnt.
III.
Auch die Druckschrift US Patentanmeldung 2004/0039787 A1 (Anlage BP-CR3/Zemach), veröffentlicht am 26. Februar 2004, steht dem Rechtsbestand des Klagepatents nicht entgegen.
1.
In der BP-CR3/Zemach werden Verfahren und Vorrichtungen, wie Router oder Switches, zur Verarbeitung von Paketen eines Netzwerks beschrieben. Für die parallele Paket-Verarbeitung kommen mehrere Verarbeitungsressourcen zum Einsatz, auf die mit Hilfe von DMA-Techniken zugegriffen wird. In Figur 2 mit zugehörigem Text wird die Arbeitsweise eines Paket-Prozessors beschrieben. Ein Paket wird über eine Schnittstelle empfangen und ein erster Teil des Pakets wird in einem globalen Paket-Pufferspeicher gespeichert. Ein zweiter Teil des Pakets mit nötigen Informationen zur Paket-Verarbeitung, insbesondere Header-Daten, wird an einen Verteiler weitergeleitet. Der Verteiler leitet anschließend einen Teil des Pakets an eine verfügbare Paket-Verarbeitungs-Engine. Nach der Verarbeitung wird ein weiterer modifizierter Teil des Pakets in einen Ausgangs-Paket-Header-Pufferspeicher gespeichert und anschließend wird dieser modifizierte Teil des Pakets zusammen mit dem Teil im globalen Paket-Pufferspeicher als modifiziertes Paket an die nächste Komponente weitergeleitet. Insbesondere Letzteres deutet auf einen sequenziellen Verarbeitungsansatz hin, von dem sich das Klagepatent gerade abgrenzen möchte.
2.
Die Entgegenhaltung BP-CR3/Zemach steht der Neuheit von Ansprüchen 1 und 6 des Klagepatents nicht entgegen.
a)
Der Entgegenhaltung fehlt es an einer Offenbarung der klagepatentgemäßen parallelen Schreiboperationen. Zwar zeigt Figur 2 von BP-CR3/Zemach eine Weiche, bei der von der Eingangsschnittstellenschaltung zwei Leitungen (Pfeile) wegführen und zwar einer in den Verteiler 220 und einer in den Paketspeicher. Allerdings ist in dieser Druckschrift entgegen der Ansicht der Beklagten nicht gelehrt, dass die Schreiboperation in den Eingangsspeicher des Verteilers 220 gleichzeitig mit dem Schreiben in den globalen Paketspeicher 239 erfolgen würde.
b)
Zudem ist nicht erkennbar, dass die Eingangsschnittstellenschaltung 212 gemäß dem Merkmal 1. b) des Klagepatents nur einen Teil des Pakets erhalte. Vielmehr kommt nach der Lösung in der Druckschrift das Gesamtpaket an. Anders als in der patentgemäßen Lehre des Klagepatents findet in dem „Verteiler 220“ („distributor“) keine unmittelbare Verarbeitung statt, sodass der Verteiler keinen Protokollschichtspeicher darstellen kann. Der angenommene Eingangsspeicher des Verteilers stellt jedenfalls keinen klagepatentgemäßen Protokoll-Stapel-Schichtspeicher dar, in den eine Vielzahl von Headern einzeln und gleichzeitig jeweils gemäß ihres Protokolls geschrieben werden kann, so dass sie für ein unmittelbares Verarbeiten innerhalb der Protokoll-Stapelschicht zur Verfügung stehen. Zwar wird auch in der Druckschrift eine Teilung von Paketen in überlappende Header- und Payload-Teile offenbart, jedoch keine klagepatentgemäße Teilung von empfangenen bzw. dekodierten) Paketen im Sinne der Merkmalsgruppen 1. a) – b).
c)
Nach der Lehre des Klagepatents stellen ferner Decoder und DMA getrennte Einheiten dar, denn das Klagepatent fordert eine Übermittlung vom Decoder an die DMA. Entsprechendes ist in der Entgegenhaltung BP-CR3/Zemach nicht offenbart.
Zudem ist nichts dafür ersichtlich, dass die Eingangsschnittstellenschaltung (212) eine DMA darstellen könnte und ein Lese- und Schreibvorrichtung mit Steuerlogik aufweisen würde. Insoweit ist zu berücksichtigen, dass die Druckschrift grundsätzlich DMA-Vorrichtungen kennt, sie aber nicht für die Zwecke der Schreib- und Speicheroperationen nutzt. Vielmehr ist eine DMA nach dieser Druckschrift nach Absatz [0040] erst an der Stelle der Verarbeitung vorgesehen ist:
[0040] FIG. 3C illustrates one embodiment of a packet processing engine 365. Processor 382, based on instructions provided by instruction cache 381, performs operations on the Second Subset of bytes of a received packet and/or other data or information stored in data memory 383. Data memory is one type of computer-readable medium. In one embodiment, packet-processing engine 365 communicates with other components and/or resources via direct memory access (DMA) device 384, although any communication mechanism could be used.
IV.
Die Druckschrift US Patent 6,687,247 (Anlage BP-CR4/Wilford), veröffentlicht am 3. Februar 2004, steht dem Rechtsbestand des Klagepatents ebenfalls nicht entgegen.
1.
Die BP-CR4/Wilford beschreibt eine Architektur für ein Hochgeschwindigkeits-Routing von Paketen in einem Netzwerk. Nach Empfang, Demodulation, Deframing und Bearbeitung der empfangenen Pakete werden gemäß Figur 8 mit zugehörigem Text die Pakete über eine Schnittstelle empfangen und anschließend werden sowohl die Pakete in einen Paketspeicher,der als FIFO ausgestaltet ist, als auch die Header in einen Lookup-Header-FIFO geschrieben. Anschließend werden die Header-Daten im Lookup-Header-FIFO gemäß Figur 8 „geparst“.
2.
Die Entgegenhaltung BP-CR4/Wilford steht der Neuheit von Ansprüchen 1 und 6 des Klagepatents nicht entgegen, da in ihr kein Protokoll-Stapel-Schichtspeicher offenbart ist und auch keine klagepatentgemäße DMA.
a)
Es ist in der Entgegenhaltung nicht ersichtlich, dass der dortige Lookup-Header-FIFO als klagepatentgemäßer Protokoll-Stapel-Schichtspeicher zu verstehen ist, in welchem eine Vielzahl von Headern, hier MAC- und IP-Header, einzeln und gleichzeitig jeweils entsprechend ihrer Protokoll-Schicht geschrieben werden (Merkmal 1.c.bb) für ein unmittelbares Verarbeiten innerhalb der jeweiligen Protokoll-Stapelschicht (Merkmal 1.c.bb.(α)). Vielmehr müssen die in den Lookup-Header-FIFO geschriebenen Header zunächst geparst werden, um entsprechend ihrer Protokoll-Schicht vereinzelt für eine Verarbeitung zur Verfügung zu stehen und dann an den Lookup CORE gesandt werden.
b)
Auch eine klagepatentgemäße DMA ist in der Druckschrift nicht offenbart. Zwar wird eine DMA-Vorrichtung in der Druckschrift erwähnt, jedoch nicht im Zusammenhang mit Schreiboperationen in den Paketspeicher-FIFO bzw. Lookup-Header-FIFO (Merkmal 1.b). Ob und an welcher konkreten Stelle der Paket-Verarbeitung eine Teilung, insbesondere von Präambel und physikalischem Schicht-Header, von empfangenen bzw. dekodierten Paketen stattfindet, ist der Entgegenhaltung ebenfalls nicht zu entnehmen. Entgegen der Ansicht der Beklagten kann daher auch in dem „Physical-Layer-Interface-Module (PLIM)“ keine DMA-Vorrichtung im Sinne des Merkmals 1. b) als offenbart angesehen werden.
V.
Die Druckschrift US Patentanmeldung 2005/0078601 A1 (Anlage BP-CR5/Moll), veröffentlicht am 14. April 2005, steht dem Rechtsbestand des Klagepatents ebenfalls nicht entgegen.
1.
Die BP-CR5/Moll beschreibt einen Multiprozessor-Switching-Chip zum parallelen Routen von Paketen in Hochgeschwindigkeitsnetzwerken. Gemäß Figur 3 dekodiert ein Decoder empfangene Pakete und leitet Paketdaten an einen Empfängerpuffer zur Speicherung sowie Paketdaten und Header-Daten an einen sog. Hash- und Route-Schaltkreis. Ein darin enthaltener Hash-Block extrahiert Felder, insbesondere Header, aus dem Paket und „hasht“ sie bei Bedarf (vgl. Figur 3 mit Kolorierung der Beklagten):
2.
Auch unter Berücksichtigung der Optionalität der Hashoperation in Block 336 steht die Entgegenhaltung BP-CR5/Moll der Neuheit von Ansprüchen 1 und 6 des Klagepatents nicht entgegen, da keine klagepatentgemäße DMA offenbart ist.
a)
Unabhängig davon, wie man die grüne Linie in der Kolorierung der Beklagten in Figur 3 zieht, ist mit der Entgegenhaltung keine klagepatentgemäße DMA, sondern nur eine einfache Datenleitung offenbart. Denn in der BP-CR5/Moll werden die Headerdaten als ein Block übertragen, die erst dem Parser zugeführt werden müssen, hier dem Hash-Block 336. Nach Abs. [0081] der Entgegenhaltung enthält die Packet Data alle Header und die Payload. Dagegen wird nach der Lehre des Klagepatents nur ein Teil des Pakets nach dem Dekodierungsschritt an die Direktspeicher-Zugriffs-DMA-Vorrichtung übermittelt, während vor der Übermittlung die Präambel und der Header der Physical Layer bereits separat abgespeichert werden und deshalb nicht in dem Teil des Pakets umfasst sind, das an die DMA-Vorrichtung übermittelt wird. Nach der Lehre der BP-CR5/Moll ist dies dagegen die Aufgabe des Decoders, nämlich die „Packet Data“ ohne Präambel und PHYSICAL-Header an den „Rx buffer“ und an den H&R-Schaltkreis zu übergeben.
b)
Die Entgegenhaltung offenbart ferner nicht, dass die einzelnen Header in jeweilige Protokoll-Stapel-Schichtspeicher geschrieben würden, von wo diese für das unmittelbare Verarbeiten innerhalb der jeweiligen Protokollstapelschicht verfügbar wären. Vielmehr werden spezifische Teile der Header („specific parts of the headers“) als Teil einer Eingabemenge für eine Hash-Funktion verwendet und auf einen gemeinsamen Hashwert abgebildet, wie Abs. [0051 und 0052] zeigen. Für den anschließenden „routing block 337“ liegen die Header demnach nicht getrennt zur separaten Verarbeitung innerhalb einer Protokoll-Stapelschicht bereit.
c)
Auch unter dem Blickwinkel, dass die Hash-Operation gemäß Absatz [0051] lediglich optional zu implementieren ist, findet sich keine Offenbarung dazu, dass die einzelnen Header nach dem Dekodieren (parallel) in jeweilige Protokoll-Stapel-Schichtspeicher geschrieben würden, von wo diese für das unmittelbare Verarbeiten innerhalb der jeweiligen Protokollstapelschicht verfügbar wären. Vielmehr liegen entgegen der Ansicht der Beklagten für den anschließenden „routing block 337“ die Header nicht getrennt zur separaten Verarbeitung innerhalb einer Protokoll-Stapelschicht bereit. Damit ist lediglich eine einfache Datenleitung gegeben, die ein anschließendes Parsen der Headerdaten noch nach sich zieht. Die Separierung der Header findet gemäß Absatz [0081] der Entgegenhaltung erst durch eine nachgelagerte Verarbeitung im Hash-Block 336 statt.
d)
Zudem ist keine Dekodierung und im Anschluss die Übergabe an eine DMA-Vorrichtung offenbart, die die Header dann gleichzeitig in zwei verschiedene Speicher schreibt. Die Offenbarung einer DMA-Vorrichtung in der Entgegenhaltung verfolgt einen anderen Zweck, nämlich einen Paketmanager, wie Abs. [0029] zeigt:
[0029]. The packet manager 148 circuitry communicates packets between the interfaces 162, 166, 170 and the system memory, and may be a direct memory access (DMA) engine that writes packets received from the Switching module 140 into input queues of the System memory and reads packets from output queues of the System memory to the appropriate configurable packet-based interface 162, 166, 170. The packet manager 148 may include a packet manager input and a packet manager output each having its own DMA engine and associated cache memory. The cache memory may be arranged as first in first out (FIFO) buffers that respectively Support the input queues and output queues.
VI.
Schließlich steht auch die Druckschrift US Patent 7,069,372 B1 (Anlage BP-CR6/Leung), veröffentlicht am 27. Juni 2006, dem Rechtsbestand des Klagepatents nicht entgegen.
1.
Die BP-CR6/Leung beschreibt einen Prozessor mit einer Array-Pipeline mit einer Vielzahl von programmierbaren Stages für die Verarbeitung von Paketen für einen Router mit einer Vielzahl an Eingangs- und Ausgangs-Ports für Pakete. Gemäß den Figuren 2 und 3 werden empfangene Pakete zunächst in einen von mehreren Paket-FIFO-Buffer gespeichert. Ein Paket-Arbiter wählt ein Paket aus und leitet dieses an einen sog. Header-Sequencer. Dieser Header-Sequencer leiten zum einen das gesamte Paket an einen Paket-Puffer-Speicher und extrahiert zum anderen den Paket-Header und leitet diesen an eine Parsing-Verarbeitungs-Einheit (PXU). Gemäß Figur 14 parst die Parsing-Verarbeitungs-Einheit (PXU) den Paket-
Header, um die IP-Ziel-Adresse zu extrahieren.
2.
Die Entgegenhaltung BP-CR6/Leung steht der Neuheit von Ansprüchen 1 und 6 des
Klagepatents nicht entgegen, da auch sie keine Direktspeicher-Zugriffs-DMA-Vorrichtung
offenbart.
a)
Ein Speicher oder Buffer wird in der Entgegenhaltung für die Parsing-Verarbeitungs-Einheit
(PXU) nicht beschrieben. Somit wird in der Druckschrift auch kein klagepatentgemäßer
Protokoll-Stapel-Schichtspeicher offenbart (Merkmale 1.c.bb oder 6.b.bb.(2)), in den eine
Vielzahl von Headern einzeln und gleichzeitig jeweils entsprechend ihrer Protokoll-Schicht
geschrieben werden für ein unmittelbares Verarbeiten innerhalb der jeweiligen Protokoll-
Stapelschicht (Merkmale 1.c.bb.(α) oder 6.b.bb.(2).(α)). Stattdessen wird nur der IP-Header
an die Parsing-Verarbeitungs-Einheit (PXU) weitergeleitet und dort ohne
Zwischenspeicherung geparst sowie dann unmittelbar an eine Lookup-Execution-Unit (LxU)
geleitet, in der mit Hilfe der Array-Pipeline der Lookup-Prozess erfolgt. DMA-Techniken im
Hinblick auf Schreiboperationen zwischen der Empfangsschnittstelle und dem globalen Paket-
Pufferspeicher sowie dem Verteiler sind in der Druckschrift nicht erwähnt (Merkmale 1.b oder
6.b). Es wird keine Direktspeicher-Zugriffs-DMA-Vorrichtung offenbart, die ein paralleles
Schreiben der Header in einen Pufferspeicher einerseits und einen Protokollschicht-Speicher
andererseits vornimmt.
b)
Auch kann die von den Beklagten kolorierte Version von Figur 2 der BP-CR6/Leung keine
gemäß der Klagepatentschrift ausgestaltete „DMA-Vorrichtung“ zeigen, weil dann die DMA
selbst die Header-Separierung (Parsing) vornehmen würde, was nicht anspruchsgemäß wäre,
und weil es ohnehin an einer gleichzeitigen und eben nicht sequentiellen Speicherung der
Header an zwei Speicherorten fehlt. Zudem werden die Operationen durch die CPU
durchgeführt und nicht unter ihrer Umgehung, was nach der Lehre des Klagepatents das
Wesen einer DMA-Vorrichtung sein soll.
VII.
Die weiteren Entgegenhaltungen - und (Anlage BP-CR7/Cisco) und
P. Crowley et al. (Anlage BP-CR8/NPD) – vermögen der Neuheit von Ansprüchen 1 und 6
ebenfalls nicht entgegen zu stehen.
1.
Die BP-CR7/Cisco ist ein Auszug, Seiten 147 bis 165, des Fachbuchs von und
mit dem Titel „Cisco LAN Switching Fundamentals: The essential guide for
understanding Ethernet switched networks“, welches 2004 durch Cisco Press herausgegeben
wurde. In diesem Buch-Auszug wird die Catalyst-6500-Switch-Architektur und das Multilayer-
Switching-Verfahren beschrieben. An einigen Stellen der Druckschrift, insbesondere auf Seite
158 und 162, wird erwähnt, dass Layer-2- und Layer-3-Schicht-Header gleichzeitig jeweils
innerhalb der Protokoll-Stapelschicht verarbeitet werden (hinzugefügtes Merkmal gemäß
Hilfsantrag 1). Die Druckschrift offenbart jedoch keine klagepatentgemäße Direktspeicher-
Zugriffs-DMA-Vorrichtung (Merkmale 1.b oder 6.b) sowie auch keinen klagepatentgemäßen
Protokoll-Stapel-Schichtspeicher (Merkmale 1.c.bb oder 6.b.bb.(2)).
2.
Die BP-CR8/NPD ist ein Auszug, Seiten 191 bis 218, des Fachbuchs von et al.
mit dem Titel „Network Processor Design“ von 2003. In diesem Auszug beschreibt die
Druckschrift die Notwendigkeit und verschiedene Einsatzmöglichkeiten von
programmierbaren Netzwerk-Prozessoren (NP). Die Netzwerk-Prozessoren werden dort als
programmierbare Mikroprozessoren beschrieben, die durch Modifikationen für die Paket-
Verarbeitung optimiert wurden. Die Funktionalität der Netzwerk-Prozessoren wird dabei u. a.
durch entsprechenden Mikrocode bereitgestellt, welcher auch als Firmware bezeichnet
werden kann (hinzugefügtes Merkmal gemäß Hilfsantrag 3).
In dieser sehr allgemein gehaltenen Druckschrift wird insbesondere keine klagepatentgemäße
Direktspeicher-Zugriffs-DMA-Vorrichtung (Merkmale 1.b oder 6.b) sowie auch kein
klagepatentgemäßer Protokoll-Stapel-Schichtspeicher (Merkmale 1.c.bb oder 6.b.bb.(2))
offenbart.
VIII.
Die Beklagten haben auch nicht mit Erfolg das Vorliegen des erforderlichen erfinderischen
Schritts in Abrede zu nehmen vermocht. Allen Druckschriften fehlt die Offenbarung einer DMA
an der frühen Stelle gemäß dem Klagepatent. Für die Fachperson bestand kein Anlass, bei
diesen in sich geschlossenen Lösungen, eine klagepatentgemäße DMA vorzuschalten.
1.
Nach Art. 56 S. 1 EPÜ gilt eine Erfindung als auf einer erfinderischen Tätigkeit beruhend, wenn
sie sich für die Fachperson nicht in nahe liegender Weise aus dem Stand der Technik ergibt.
Diese erfinderische Lösung beginnt jenseits des Bereichs, der, ausgehend vom Stand der
Technik, durch das definiert wird, was die gut ausgebildete Fachperson mit
durchschnittlichem Wissen, Können und Erfahrungen routinemäßig auf dem einschlägigen
technischen Gebiet weiterentwickeln und finden kann (vgl. Benkard/Söldenwagner, EPÜ, 4.
Aufl., Art. 56 Rn. 9). Eine Erfindung liegt dann vor, wenn sie sich nicht durch die übliche
Herangehensweise der Fachperson in ihrem Fachgebiet ergibt, sondern es einer zusätzlichen
schöpferischen Leistung ihrerseits bedurfte (LK Düsseldorf, 03. August 2024 – UPC CFI 7/2023,
GRUR-RS 2024, 17732 Rn. 93; LK Hamburg, 26. August 2024 – UPC CFI 54/2023, GRUR-RS 2024,
38164 Rn. 135 – Avago vs. Tesla).
2.
Hinsichtlich der geltend gemachten Kombination des Dokuments BP-BP- CR7 ist nicht
ersichtlich, warum die Fachperson ausgehend von der BP-CR5 veranlasst sein sollte, diese mit
der BP-CR7 zu kombinieren. Die BP-CR5 befasst sich mit der Paketvermittlung innerhalb einer
Mehrprozessor-Vorrichtung, während sich die BP-CR7 mit einem Multi-Layer-Switch befasst.
Überdies wird in der BP-CR5 ein Hash-Wert berechnet, um ein Routing durchzuführen,
während in der BP-CR7 L2- und L3-Engines vorgeschlagen sind. Diese Ansätze beruhen auf
einer anderen Herangehensweise, weshalb die Fachperson keine Veranlassung hat, aus der in
sich geschlossenen Lösung der BP-CR5 heraus eine Kombination mit der BP-CR7
vorzunehmen. Im Übrigen würde die Fachperson selbst bei einer unterstellten Kombination
der beiden Dokumente nicht zum beanspruchten Gegenstand gelangen, da die weiteren Merkmale 1. b), 1. c) bb. und 1. c) bb (α), der Fachperson in der BP-CR7 nicht gezeigt sind.
3.
Hinsichtlich der geltend gemachten Kombination des Dokuments BP-CR6 mit dem Dokument BP-CR7 ist ebensowenig nicht ersichtlich, warum die Fachperson veranlasst sein sollte, diese miteinander zu kombinieren. In der BP-CR6 ist ein „systolic array“ zum sequenziellen Abarbeiten eines Pakets gezeigt, während in der BP-CR7 L2- und L3-Engines vorgeschlagen werden. Auch diese Ansätze beruhen auf einer anderen Herangehensweise, weshalb die Fachperson keine Veranlassung hatte, die Lösung des einen durch die des anderen zu ersetzen. Im Übrigen gelangte die Fachperson selbst bei einer unterstellten Kombination der beiden Dokumente nicht zum beanspruchten Gegenstand, da die Merkmale 1. b) und 1. c) bb. (α), der Fachperson auch in der BP-CR7 nicht gezeigt sind.
IX.
Da sich Ansprüche 1 und 6 in der erteilten Fassung als rechtsbeständig erwiesen haben, ist die Bedingung für die von der Klägerin eingeführten Hilfsanträge nach Regel 30 VerfO nicht eingetreten. Die Frage der Patentfähigkeit der Hilfsanträge kann daher auf sich beruhen.
D.
Die Verletzungsklage ist unbegründet. Die von der Klägerin behauptete mittelbare Patentverletzung des Anspruchs 1 des Klagepatents gemäß Art. 26 (1) EPGÜ ist nicht gegeben. Denn es fehlt jedenfalls an einer wortsinngemäßen Verwirklichung des Merkmals 1. b) und der Merkmalsgruppe 1. c) aa-bb durch die angegriffenen Ausführungsformen. Dementsprechend ist auch eine unmittelbare Verletzung von Anspruch 6 gemäß Art. 25 EPGÜ nicht gegeben.
I.
Die Klägerin richtet ihren Verletzungsvorwurf gegen Netzwerk-Switches die nach ihrer Auffassung von der Beklagten zu 1) in Deutschland angeboten wird, „darunter die der sog. Cisco Catalyst 9000-Familie”, insbesondere Netzwerk-Switches der Serie Cisco Catalyst 9x00, die mindestens einen Cisco Unified Access Data Plane (UADP)-Chip enthalten.
Streitig ist zwischen den Parteien die Verwirklichung von Merkmalen 1., 1. b), 1. c) bb) und Merkmal 1. c) bb.(α)) durch diese angegriffenen Ausführungsformen.
II.
Im Ausgangspunkt handelt es sich bei den Switches der Catalyst 9600 Serie um End-User-Ausgangsknoten im Sinne von Merkmal 1 des Klagepatents. Der Umstand, dass es sich um Zwischenknoten handelt, ist, wie ausgeführt, unschädlich. Denn ausweislich der breiten Anwendungsbeschreibung in der Einleitung der Klagepatenschrift [Abs. 0001], ist der Gegenstand der Erfindung nicht auf reine Endknoten beschränkt. Entscheidend, aber auch ausreichend ist, dass über sie Datenpakete in einem Ethernet-Netzwerk übertragen werden.
III.
Eine Verwirklichung von Merkmal 1. b) des Anspruchs 1 lässt sich indes weder auf der Basis des Vortrags der Klägerin in der Klageschrift noch auf der Basis des Vortrags in der Replik feststellen.
1.
Mit der Klageschrift hat sich die Klägerin auf den Standpunkt gestellt, der Ingress First In First Out (FIFO) sei eine Direktspeicher-Zugriffs-DMA-Vorrichtung im Sinne des Klagepatents, weil er die Header-Information ohne Umweg über einen Hauptprozessor an den gewünschten Stellen speichere (vgl. Whitepaper, S. 26, Anlage K 9):
Sie war der Ansicht, das Datenpaket vom Ingress FIFO werde direkt sowohl in den PBC als auch den IFC geführt, also nicht über den Umweg einer CPU. Etwas anderes sei angesichts der extrem hohen Datendurchsätze, die Cisco mit seinen ASICs nach seinen Spezifikationen erreichen könne, nicht realistisch; aus Sicht der Fachperson sei eine DMA-Vorrichtung die einzig mögliche technische Lösung.
2.
Die Beklagten haben eine Verletzung in Bezug auf dieses Merkmal in Abrede genommen. Sie haben geltend gemacht, dass eine DMA-Vorrichtung nach dem allgemeinen Fachwissen immer eine „Steuerlogik“ umfasse, die ein gezielten Speichern in einem speziellen Speicherort bewerkstellige. Dem Ingress FIFO fehle es jedoch an einer entsprechenden Steuerlogik. Er gebe Daten nur auf eine Datenleitung aus und habe keine Kenntnis darüber, wohin diese Datenleitung führe, oder ob am Ende der Datenleitung eine Einheit sei, die die ankommenden Daten überhaupt verarbeiten könne. Aus diesem Grund sei der Ingress FIFO auch nicht in der Lage, Daten zu schreiben. Der PBC und der IFC der angegriffenen Ausführungsformen
speicherten die auf den Datenleitungen ankommenden Daten in von diesen Einheiten
verwalteten Speichern. Der Ingress FIFO könne hierauf keinen Einfluss nehmen, da ihm – im
Gegensatz zu einer DMA-Vorrichtung – die zur Speicheradressierung im Zielspeicher
erforderliche Steuerlogik fehle.
3.
Eine Verwirklichung von Merkmal 1. b) des Anspruchs 1, „im Anschluss an den
Dekodierungsschritt, Übermitteln eines Teils des Pakets an eine Direktspeicher-Zugriffs-DMA-
Vorrichtung (120),“ ist nach der oben vorgenommenen Auslegung des Merkmals zu verneinen.
a)
Funktional wäre neben der in Merkmal 1b beschriebenen Empfangsoperation (des Teils des
Pakets) erforderlich, dass die patentgemäße DMA-Vorrichtung die in der Merkmalsgruppe 1.c)
aa-bb beschriebenen Speicheroperationen ermöglichen kann, nämlich das gleichzeitige
Speichern in den Paketpufferspeicher und die schichtenspezifischen Speicher (s. a. Fig. 4).
Dazu ist eine Speicherschnittstelle erforderlich, die eine Steuerlogik in Form von
programmierten Registern oder Kanälen enthält, die das gezielte Schreiben von Daten an die
Zielorte im Speicher ermöglicht. Hiervon machen die angegriffenen Ausführungsformen
jedoch keinen Gebrauch.
aa)
Die Abbildung aus dem Whitepaper zeigt zwar eine Leitung zwischen Ingress FIFO und IFC und
PBC, aber nicht, dass dieser eine DMA darstellen könnte. Bei der Auslegung des Merkmals
geht jedoch auch die Klägerin zutreffend davon aus, dass die DMA ein Speichern ermöglichen
muss und eine „nackte“ Datenleitung kein DMA verkörpern kann. Dass bei den angegriffenen
Ausführungsformen eine Steuerlogik vorhanden sein könnte und nicht nur eine Datenleitung,
lässt sich dem Schaubild indes nicht ersehen. Das Vorhandensein von programmierten
Registern oder Kanälen ist nicht ersichtlich.
bb)
Die Stellungnahme von Herrn (Anlage K 10) vermag demgegenüber keinen
Erkenntnisgewinn zu liefern, da er den Switch nicht untersucht hat, sondern lediglich
vermutet, dass die CPU nicht beteiligt sei, weil es sonst zu langsam wäre, und dass der Ingress
FIFO Headerdaten in zwei Speicher schreibe.
b)
Zudem lässt sich auch nach dem Klägervortrag nicht erkennen, dass der Ingress FIFO als DMA
einen Teil des Pakets übermittelt erhält. Vielmehr ist es erst der Eingangs-FIFO des IFC, der
zunächst Teile des Pakets sammelt. Nach dem Whitepaper erfolgt zudem die Abzweigung bereits nach dem Ingress FIFO, während sie nach der Lehre des Klagepatents erst nach der DMA stattfindet.
4.
Eine Verwirklichung von Merkmal 1. b) des Anspruchs 1 lässt sich auch nicht unter Zugrundelegung des Vortrags der Klägerin aus ihrer Replik begründen.
a)
Die Klägerin hat sich mit ihrer Replik die Ausführungen der Beklagten in der Klagerwiderung zu eigen gemacht, wonach der Ingress Forwarding Controller IFC die Informationen der ersten 256 Bytes aus dem FIFO verwende, um Weiterleitungsentscheidungen zu treffen, wozu u. a. die Prüfung der individuellen Paket-Header, um den geeigneten Ausgangspfad zu bestimmen, gehört. Dazu werde das Paket an einen vom IFC umfassten „Parser“ weitergeleitet, wie die Beklagten schematisch vorgetragen hätten. Dessen Aufgabe sei es, das Paket zu zerlegen und wichtige Header-Informationen assoziiert mit den verschiedenen Protokollschichten zu extrahieren. Es sei maßgeblich, dass die 256 Bytes „geparst“, d. h analysiert und interpretiert würden, um die darin enthaltenen Informationen zu extrahieren, diese Informationen in das (von den Beklagten so genannte) „PHF Datenobjekt“ geschrieben werden und das „PHF Datenobjekt“ in einem Speicher abgelegt werde (in diesem konkreten Fall: einem Register), in dem die Header-Daten unterschieden nach ihrer Zugehörigkeit zu den verschiedenen relevanten Stapelschichten getrennt lägen und die Header-Daten dort für jede Schicht unmittelbar abrufbar und mithin schnell zugänglich und verarbeitbar zur Verfügung stünden.
Die Klägerin hat dies schematisch wie folgt dargestellt (vgl. Replik der Klägerin zur Klagerwiderung, Rz. 49):
Sie ist der Ansicht, auch hier müsse der Ingress FIFO wissen, wo die Daten hinsollen und dies werde „gerechnet“. Dass der Parser erst hinterher vorkomme, sei unschädlich, da der Effekt nur für die zweite Datenleitung relevant sei. Das Klagepatent habe insoweit keine zwingende Vorgabe, sondern stelle es der Fachperson frei, wo sie es mache, mit dem Ziel, das sequentielle Arbeiten zu umgehen. Die Datenströme würden auch gleichzeitig losgehen; Präambel und L1-Schicht seien bereits zuvor abgeschieden.
b)
Entgegen der Ansicht der Klägerin lässt sich die Verarbeitungseinheit „Parser“ im IFC nicht der DMA-Vorrichtung zuschlagen.
aa)
Vielmehr ist der IFC der erste Speicherort, wobei offen bleiben kann, ob es einen Protokoll-Stapel-Schichtspeicher iSv Merkmal 1. c) bb darstellen kann oder nicht, weil anschließend die Daten in den nächsten Speicherort geschrieben werden, den sog. „PHF“ aus der obigen Abbildung. Dass der Parser die Headerdaten extrahiert, ist indes eine Ebene zu spät, um die Lehre des Klagepatents zu verwirklichen, denn anspruchsgemäß wäre, dass die DMA als erste Instanz selbst das Schreiben in zwei verschiedene Speicherorte vornimmt. Der Ingress-FIFO nimmt diese Schreibarbeit indes auch nach dem Klägervortrag nicht vor, sondern erschöpft sich letztlich in einer einfachen Datenleitung, die auf dem Prinzip first-in-first-out operiert. Eine einfache Datenleitung, der eine Steuereinheit (oder Parser) nachgeschaltet ist, macht einen Ingress-FIFO jedoch nicht zu einer klagepatentgemäßen DMA. Wie die Beklagten unwidersprochen vorgetragen haben, ist durch die Verarbeitung im Parser eine Verzögerung um Faktor 10 gegeben, was im Widerspruch zum Ziel der patentgemäßen Lehre steht.
bb)
Wäre demgegenüber der Eingangs-FIFO des IFC als funktional integrierter Teil der DMA-Vorrichtung anzusehen, dürfte zudem erst von ihr aus die Verteilung auf die beiden Speicherorte erfolgen. Durch die direkte Leitung des Ingress FIFO wird der IFC jedoch auf dem Weg zur PBC umgangen. Nach der Lehre des Klagepatents muss jedoch vorab eine Vereinzelung stattfinden, damit die DMA die Header in die richtige Schicht bzw. das richtige Fach schreiben kann. Durch diesen einen Schreibvorgang wird die gewünschte Gleichzeitigkeit der Schreiboperationen erzielt. Das Schreiben der Header wird im Klagepatent auch unterschieden vom Verarbeiten der Felder, vgl. Abs. [0046], insbesondere auch der Felder aus den Headern. Im Parser der angegriffenen Ausführungsformen findet dagegen die Verarbeitung zu einem Zeitpunkt statt, die nach dem Klagepatent im Interesse der Zeitersparnis noch gar nicht erfolgen sollte.
c)
Zudem ist mit den Beklagten zu fordern, dass, würden der Ingress FIFO, der FIFO des IFC und der im IFC enthaltene Parser eine, einheitliche DMA-Vorrichtung bilden, sie dann auch eine Steuerlogik realisieren müssten, die das gezielte Schreiben in die Protokoll-Stapel-Schichtspeicher und in den Paket-Pufferspeicher ermöglichte (vgl. Merkmalsgruppe 1. c aa-bb). Die klagepatentgemäße DMA-Vorrichtung weist zu diesem Zweck nach Abs. [0024] verschiedene programmierte Register oder Kanäle auf. Hierfür ist in den angegriffenen Verletzungsformen aber, wie bereits ausgeführt, nichts ersichtlich. Der IFC schreibt nach dem Schaubild ebenso in den PBC, wie der Ingress FIFO, der schon an den PBC – ohne erkennbare Steuerlogik – weitergeleitet hat. Damit ist es Aufgabe des Empfängers, die Daten dem richtigen Bereich zuzuordnen.
IV.
Eine Verwirklichung von Merkmal 1. c) des Anspruchs 1 lässt sich ebenfalls nicht feststellen. Wie bereits ausgeführt, fehlt es bei den angegriffenen Ausführungsformen daran, dass weder der Ingress FIFO als vermeintliche DMA noch eine DMA kombiniert aus Ingress FIFO und IFC gleichzeitig die Header in einen Paket-Pufferspeicher und in den Speicher in der jeweiligen
Schicht des Protokollstapels schreiben würden. Zudem ist bei den beiden Weiterleitungen zur PBC nicht erkennbar, dass diese Datensätze überhaupt getrennt i.S.d. Vorgaben der Merkmalsgruppe 1. c) gespeichert wären. Zwar sendet der Ingress FIFO das Paket „parallel“ an den Ingress Forwarding Controller (IFC) und den Packet Buffer Complex (PBC), ohne Einschaltung der CPU. Doch weder der Ingress FIFO als vermeintliche DMA noch eine DMA kombiniert aus Ingress FIFO und IFC schreiben gleichzeitig die Header in einen Paket-Pufferspeicher und in den Speicher in der jeweiligen Schicht des Protokollstapels, wie in Figur 4 des Klagepatent dargestellt. Vielmehr werden in den Eingangs-FIFO des IFC lediglich die ersten 256 Bytes des Pakets als ein einziger Datenstrom geschrieben. Der jeweilige Header steht auch nicht im Speicher der jeweiligen Stapelschicht – dem IFC – sofort zur weiteren Verarbeitung zur Verfügung, sondern muss erst durch den Parser extrahiert werden. Dementsprechend fehlt es an dem Kriterium der Gleichzeitigkeit.
V.
Die Frage der Realisierung der Merkmale der Hilfsanträge (vgl. Replik der Klägerin auf die Klagerwiderung, Rz. 88 ff.) kann auf sich beruhen, da es bereits an einer Verwirklichung der Hauptmerkmale fehlt.
VI.
Für die (fehlende) unmittelbare Verletzung des von Anspruch 6 geschützten Erzeugnisanspruchs kann auf die obigen Ausführungen verwiesen werden, weil der Anspruch fast wortlautidentisch ist.
VII.
Auch auf die Frage der Passivlegitimation kommt es mangels Patentverletzung nicht mehr an.
E.
Nach alledem ist die Verletzungsklage nebst ihren Annexanträgen ohne das Anstellen weiterer Erwägungen zur Verhältnismäßigkeit nach Artikel 63 Abs. 1 EPGÜ abzuweisen.
Über die Nichtigkeitswiderklage hat gleichwohl eine Entscheidung zu ergehen.
Im Rahmen der Kostenentscheidung hat die Lokalkammer berücksichtigt, dass die Klägerin hinsichtlich der Klaganträge vollumfänglich unterliegt, die Beklagten aber hinsichtlich der Nichtigkeitswiderklage. Die Klägerin hat für den Streitwert der Verletzungsklage 1,5 Mio. EUR angegeben. Die Beklagten haben dies nicht beanstandet. Der Streitwert der Nichtigkeitswiderklage erhält einen Aufschlag in Höhe von bis zu 50 v.H. nach Ziffer I. 2. b) (2) (ii) der „Richtlinien des Verwaltungsausschusses für die Bestimmung der Gerichtsgebühren und die Obergrenze für erstattungsfähige Kosten vom 24. April 2023“ (vgl. Art. 36 Abs. 3 EPGÜ, R. 370.6 EPG-VerfO). Damit ist die Nichtigkeitswiderklage mit 2,25 Mio. EUR zu bewerten und das Verfahren insgesamt mit 3,75 Mio. EUR.
Dem Antrag der Beklagten, ihnen für Verletzungs- und Nichtigkeitswiderklage eine vorläufige Kostenerstattung zuzusprechen, war nicht zu entsprechen. Zwar kann nach Regel 150.2 VerfO als obsiegender Partei in der Sachentscheidung [Regel 119] oder in einer Entscheidung über die Festsetzung des Schadenersatzes unter von ihm festzulegenden Bedingungen eine vorläufige Kostenerstattung zugesprochen werden. Da die Beklagten die Kosten des Verfahrens zum größeren Teil selbst zu tragen haben, war eine vorläufige Kostenerstattung nicht angezeigt. Dass die Beklagten auf eine vorläufige anteilige Kostenerstattung angewiesen wären, haben sie nicht dargetan. Die Parteien sind insoweit auf das reguläre Kostenfestsetzungsverfahren nach Regel 150.1 VerfO zu verweisen.

ENTSCHEIDUNG
I. Die Klage wird abgewiesen.
II. Die Widerklage wird abgewiesen.
III. Von den Kosten des Rechtsstreits hat die Klägerin 40% und die Beklagten 60% zu tragen.
IV. Der Antrag der Beklagten auf vorläufige Kostenerstattung wird zurückgewiesen.
V. Der Wert des Verfahrens wird insgesamt auf 3.750.000,-- EUR festgesetzt.

DETAILS DER ENTSCHEIDUNG
Action Number: ACT 7940/2024
UPC number: UPC_CFI_58/2023
Action type: Infringement Action
Related proceedings: CC 33752/2024
Related proceedings type: Counterclaim for revocation

INFORMATIONEN ZUR BERUFUNG
Gegen die vorliegende Entscheidung kann durch jede Partei, die ganz oder teilweise mit ihren
Anträgen erfolglos war, binnen zwei Monaten ab Zustellung der Entscheidung beim
Berufungsgericht Berufung eingelegt werden (Art. 73 (1) EPGÜ, R. 220.1 (a), 224.1 (a) VerfO).

INFORMATIONEN ZUR VOLLSTRECKUNG
Eine beglaubigte Kopie der vollstreckbaren Entscheidung wird vom Hilfskanzler auf Antrag der
vollstreckenden Partei ausgestellt (Art. 82 EPGÜ, Art. Art. 37(2) EPGS, R. 118.8, 158.2, 354,
355.4 VerfO).
Diese Entscheidung wurde am 19. Februar 2025 in öffentlicher Sitzung verkündet.
Rechtlich qualifizierter Richter Dr. Schilling


Machine Translation

Hamburg - Local Chamber
UPC_CFI_58/2024

Decision
of the Court of First Instance of the Unified Patent Court
Local Chamber Hamburg
delivered on February 19, 2025

PRINCIPLES
1. On the interpretation of a patent whose purpose is to overcome the time delay, known as latency, in the processing of data packets and, in particular, headers during transmission in a wireless network.

2. When interpreting the patent claim, the wording must be considered alongside the application description and explicit disclosures in the description of the patent specification.


KEYWORDS
Art. 69 EPC, Art. 25 EPGÜ

PLAINTIFF
Lionra Technologies Ltd.
(Plaintiff) - The Hyde Building, Suite 23, The Park - 00000 - Carrickmines, Dublin 18, Ireland - IE
Represented by: Dr. Thomas Adam


DEFENDANT
1) Cisco Systems GmbH
(Defendant) - Parkring 20 - 85748 - Garching b. München – DE
Represented by: Johannes Heselberger
2) Cisco Systems, Inc.
(Defendant) - 170 West Tasman Dr. - 95134 - San Jose, CA - US

Represented by: Johannes Heselberger

PATENT IN DISPUTE
Patent No. Owner
EP2201740 Lionra Technologies Ltd.

DECISION
This decision was rendered with the participation of Presiding Judge Klepsch, legally qualified Judges Dr. Schilling (rapporteur) and Agergaard, and technically qualified Judge Dr. Keller.

SUBJECT
Infringement action and counterclaim for annulment

ORAL HEARING
December 11, 2024

BRIEF SUMMARY OF THE FACTS
The plaintiff is suing defendants 1) and 2) for infringement of European patent EP 2 201 740 B1 (“patent in suit”) in the territory of the Federal Republic of Germany, which protects, among other things, fast packet switching in a wireless network. The parties are in dispute over the legal validity of the patent, which the plaintiff defends on a limited basis in the alternative.

The plaintiff is a company based in Ireland that licenses patent portfolios to third parties. Its global portfolio of industrial property rights includes, in particular, inventions in the field of wireless communication and wireless data transmission in communication networks.

The second defendant is a US company in the telecommunications industry, and the first defendant is its German subsidiary. The second defendant offers various network solutions such as routers, switches (LAN, SAN), WLAN, network management, and security (firewall, authentication, virtual private network). It is the manufacturer of the contested embodiments and coordinates their worldwide distribution in close cooperation with its national distribution companies. The first defendant displays the contested embodiments on its German website. The distribution activities of the two defendants in Germany are disputed between the parties.

The second defendant is the manufacturer of the switches in the “Catalyst 9000” product family. Network switches are devices used to distribute data streams. They simplify the shared use of resources by connecting all devices—including computers, printers, and servers—to a company network. switching devices/switches) are devices used to distribute data streams. They simplify the shared use of resources by connecting all devices—including computers, printers, and servers—in a company network. The connected devices can share information and communicate with each other via the switch, regardless of where they are located in a building or on a campus. The information is “packaged” in data packets. In addition to the actual information (payload), these data packets also contain source and destination addresses, which are used to forward the packet. For this purpose, each device in the network has a unique, unchangeable hardware address (MAC address). When a packet arrives, the switch checks the destination IP/MAC address and forwards the packet only to the port that matches the destination address.
The plaintiff is the (sole) owner of owner of European patent EP 2 201 740 B1 B1 (patent in suit) registered in English for a “FAST PACKET PROCESSING IN A WIRELESS NETWORK” (see patent in suit (“KPS”) in Annex K 4). The patent in suit concerns arrangements for wireless networks. In particular, it relates to a method and apparatus for high-speed

processing of protocol headers in an intermediate and/or destination node of a packet-based communication network.

The application on which the patent in suit is based was filed by Harris Corporation on September 11, 2008, and published on June 30, 2010. The patent claims US priority from September 14, 2007. The reference to the patent grant was published on August 24, 2011. The patent in suit is in force in Germany (register extract in Exhibit K 6). The patent in suit has not been subject to any opposition or nullity proceedings. It is written in English.

The plaintiff has argued that the patent in suit was transferred within the group on January 27, 2017, and on September 1, 2021, which is disputed between the parties.
The subject matter of the patent in suit is the reduction of the so-called latency time, i.e., the delay time in packet transmission.
Claim 6 of the patent in suit claims a product claim and claim 1 a process claim. This arrangement essentially represents a cross-layer architecture framework. This concept is intended to enable a high data transfer rate by allowing the exchange of information between the protocol layers. In this way, processing latency is reduced and bandwidth is increased.

Claims 1 and 6 of the patent in suit read as follows in their granted form:
1. A method for processing a packet at an egress end user node (110), comprising: decoding a packet having a plurality of headers; and subsequent to said decoding step, communicating a portion of said packet to a direct memory access-DMA-device (120); and subsequent to said communicating step, concurrently writing (1) each of said plurality of headers to a packet buffer memory (122) and (2) each individual one of said plurality of headers to a respective protocol stack layer memory (126, 128, 130, 132, 134) where it is available for immediate processing within a protocol stack layer.

6. An egress end user node (EEUN) (110) of a packet-based communications system (100), comprising: a decoder (116) configured for decoding a packet having a plurality of headers; and a direct memory access DMA device (120) coupled to said decoder (116) and configured for concurrently writing (1) each of said plurality of headers to a packet buffer memory (122) and (2) each individual one of said plurality of headers to a respective protocol stack layer memory (126, 128, 130, 132, 134) where it is available for immediate processing within a protocol stack layer.
and in German:

1. Method for processing a packet in an end-user output node (110), comprising: decoding a packet having a plurality of headers; and following the decoding step, transmitting a part of the packet to a direct memory access DMA device (120); and following the transmission step, simultaneously writing (1) each of the plurality of headers into a packet buffer memory (122) and (2) each of the plurality of headers into a corresponding protocol stack layer memory (126, 128, 130, 132, 134) in which it is available for immediate processing within a protocol stack layer.

6. End-user output node (EEUN) (110) of a packet-based communication system (100), comprising: a decoder (116) adapted to decode a packet having a plurality of headers; and a direct memory access DMA device (120), connected to the decoder (116) and configured to simultaneously write (1) each of the plurality of headers into a packet buffer memory (122) and (2) each of the plurality of headers into a corresponding protocol stack layer memory (126, 128, 130, 132, 134) in which it is available for immediate processing within a protocol stack layer.

The plaintiff's infringement allegation is directed against network switches of the Cisco Catalyst 9x00 series, in particular those comprising at least one Cisco Unified Access Data Plane (UADP) chip (hereinafter referred to as “infringing embodiments”). The plaintiff refers in this regard to a data sheet (Exhibit K 8) and a white paper (Exhibit K 9).
The plaintiff asserts a direct infringement of claim 6 and an indirect infringement of claim 1 of the patent in suit. In the infringement proceedings, it has introduced auxiliary claims (“in particular”) based on the respective auxiliary claims for amendment of the patent with which it defends the patent in suit on a limited basis in the alternative.

PLAIDS OF THE PARTIES
In its reply, the plaintiff updated its pleas and supplemented them with alternative pleas based on an alternative limited defense of the patent pursuant to R. 30.1 (a) VerfO. With regard to the counterclaim for invalidity and in response to the Local Chamber's assessment of the legal situation, it reserved the right to make one of the claims asserted here “in particular” the main claim, if necessary.
The plaintiff requests that

I. the defendants be ordered

1. to refrain from
a) offering, placing on the market, using or importing for the aforementioned purposes in the Federal Republic of Germany end-user output nodes of a packet-based communication system, which in each case comprise: a decoder designed to decode a packet having a plurality of headers; and a direct memory accessDMA device connected to the decoder and designed to simultaneously write (1) each of the plurality of headers into a packet buffer memory and (2) each of the plurality of headers into a corresponding protocol stack layer memory, in which it is available for immediate processing within a protocol stack layer,
in particular

network switches of the Cisco Catalyst 9x00 series containing at least one Cisco Unified Access Data Plane (UADP) chip;

(direct infringement of claim 6 of EP 2 201 740 B1)
in particular if
the end-user output node is further designed to process the plurality of headers in each of the plurality of protocol stack layers simultaneously;

(direct infringement of claim 6 of EP 2 201 740 B1 as amended by auxiliary request 1 in the nullity proceedings)
in particular if
the plurality of headers comprises a media access control layer protocol header and a network layer protocol header;

(direct infringement of claim 6 of EP 2 201 740 B1 as amended by auxiliary request 2 in the nullity proceedings)
in particular if
the protocol stack layers are designed as firmware;

(direct infringement of claim 6 of EP 2 201 740 B1 as amended by auxiliary request 3 in the nullity proceedings)
in particular if
the end-user output node is further designed to process the plurality of headers in each of the plurality of protocol stack layers simultaneously, wherein the plurality of headers comprises a media access control layer protocol header and a network layer protocol header;
(direct infringement of claim 6 of EP 2 201 740 B1 as amended by auxiliary request 4 in the nullity proceedings)

in particular if
the plurality of headers comprises a media access control layer protocol header and a network layer protocol header, wherein the protocol stack layers are designed as firmware;

(direct infringement of claim 6 of EP 2 201 740 B1 as amended by auxiliary request 5 in the invalidity proceedings)

in particular if
the end-user output node is further designed to process the plurality of headers in each of the plurality of protocol stack layers simultaneously, wherein the plurality of headers comprises a media access control layer protocol header and a network layer protocol header, wherein the protocol stack layers are designed as firmware;

(direct infringement of claim 6 of EP 2 201 740 B1 as amended in auxiliary request 6 in the nullity proceedings)
b) in the Federal Republic of Germany, end-user output nodes of a packet-based communication system which are suitable for use in the following method, for use in the Federal Republic of Germany or for delivery to the Federal Republic of Germany: Method for processing a packet in an end-user output node, comprising: decoding a packet having a plurality of headers; and following the decoding step, transmitting a part of the packet to a direct memory access DMA device; and, following the transmission step, simultaneously writing each of the plurality of headers into a packet buffer memory and each of the plurality of headers into a corresponding protocol stack layer memory, in which it is available for immediate processing within a protocol stack layer;

in particular
when the end-user output nodes are included in Cisco Catalyst 9x00 series network switches comprising at least one Cisco Unified Access Data Plane (UADP) chip;

(indirect infringement of claim 1 of EP 2 201 740 B1)
in particular if the method further comprises:
simultaneous processing of the plurality of headers in each of the plurality of protocol stack layers;

(indirect infringement of claim 1 of EP 2 201 740 B1 as amended by auxiliary request 1 in the nullity proceedings)
in particular if
the plurality of headers comprises a media access control layer protocol header and a network layer protocol header;

(indirect infringement of claim 1 of EP 2 201 740 B1 as amended by auxiliary request 2 in the nullity proceedings)
in particular if
the protocol stack layers are designed as firmware;

(indirect infringement of claim 1 of EP 2 201 740 B1 as amended by auxiliary request 3 in the nullity proceedings)

in particular if the method further comprises:
simultaneously processing the plurality of headers in each of the plurality of protocol stack layers, wherein the plurality of headers comprises a media access control layer protocol header and a network layer protocol header;

(indirect infringement of claim 1 of EP 2 201 740 B1 as amended by auxiliary request 4 in the nullity proceedings)
in particular if
the plurality of headers comprises a media access control layer protocol header and a network layer protocol header, wherein the protocol stack layers are designed as firmware;

(indirect infringement of claim 1 of EP 2 201 740 B1 as amended by auxiliary request 5 in the nullity proceedings)

in particular if the method further comprises:
simultaneously processing the plurality of headers in each of the plurality of protocol stack layers, wherein the plurality of headers comprises a media access control layer protocol header and a network layer protocol header, wherein the protocol stack layers are designed as firmware;

(indirect infringement of claim 1 of EP 2 201 740 B1 as amended by auxiliary request 6 in the nullity proceedings)
2.
in the event of a breach of the order under point I.1, to impose the following penalty payments to be paid to the court:

a) a penalty payment of EUR 10,000 for each sale of a product in the Federal Republic of Germany;
b) a penalty payment of EUR 10,000 for each import of a product into the Federal Republic of Germany;

c) a penalty payment of EUR 10,000 per day of Internet advertising or per advertising brochure distributed to customers in the Federal Republic of Germany in German or English;

3.
to provide the plaintiff, upon submission of a uniform, orderly list, with complete information on the extent to which they (the defendants) have committed the acts described in Section I.1 since September 24, 2011, specifying
a) the origin and distribution channels of the infringing products

b) the quantities produced, manufactured, delivered, received or ordered and the prices paid for the infringing products
c) the identity of all third parties involved in the manufacture or distribution of infringing products
d) the production costs broken down by individual cost factors and the profit made
whereby

e) the list containing the information provided must also be submitted in an electronic form that can be evaluated by computer;

f) the relevant purchase and/or order documents (namely invoices, alternatively delivery notes, or, as a last resort, customs documents) must be submitted in copy form as evidence of the information provided, whereby details requiring confidentiality may be blacked out outside the data subject to disclosure;

4.
(only defendant 1:) to recall the products placed on the market as described in section I.1. with reference to the court-established patent infringement and with the binding undertaking to reimburse any payments made and to bear the necessary packaging and transport costs as well as the customs and storage costs associated with the return and to take back the products;
5.

(only the first defendant:) to permanently remove the products referred to in section I.1 above from the distribution channels in which the first defendant, with reference to the court's finding that the products infringe the patent, requests third parties who are commercial customers but not end users to cancel all orders relating to the products referred to in section I.1 and to submit written proof of the measures taken to the court and the plaintiff within 30 days of service of the notice within the meaning of R.118(8) sentence 1 VerfO;

6.
(only defendant 1:) to surrender the products referred to in Section I.1. in its direct or indirect possession or ownership to a bailiff to be appointed by the plaintiff for the purpose of destruction;

7.
to award the plaintiff provisional damages covering the anticipated costs of the damages proceedings on the part of the plaintiff, whereby we leave the specific amount to the discretion of the court;

8.
to provide adequate security for the costs of the legal dispute until the oral hearing; II. to declare that the defendants are jointly and severally liable to compensate the plaintiff for all damages incurred by Harris Corporation in the period from September 24, 2011, to January 26, 2017, by Harris Solutions NY, Inc. (from April 17, 2018: Harris Global Communications, Inc.) in the period from January 27, 2017, to September 29, 2021, and to the plaintiff since September 30, 2021, as a result of the actions described in section I.1.
III. The defendants shall bear the costs of the legal dispute.

IV. The judgment is immediately enforceable.
V. In the event that the plaintiff is ordered to provide security, to allow it to be provided by a bank or savings bank guarantee and to set partial securities for each of the claims awarded and the decision on costs.
The defendants request that

I. The plaintiff's request for security for the costs of the legal dispute (claim under I.7) is rejected.
II. The action is dismissed (R. 23, 24 lit. g) VerfO).
III. The defendants are provisionally awarded reimbursement of the costs of the infringement action (R. 150.2 VerfO)..
With the counterclaim for annulment, they request:

IV. European patent EP 2 201 740 is declared invalid with effect for the Federal Republic of Germany to the extent of claims 1 and 6 (R. 25 VerfO).
V. The defendants are provisionally awarded reimbursement of the costs of the counterclaim (R. 150.2 VerfO).

VI. The court orders the plaintiff to provide security in the amount of EUR 400,000.00, or alternatively security in another appropriate amount, for the costs of the legal dispute and other costs incurred and still to be incurred by the defendants (R. 158.1 VerfO).

If the plaintiff fails to provide this security within the set period, a default judgment will be issued (R. 158.5, 355.1(a) VerfO).

VII. The defendants are exempted from the obligation to translate the English-language documents submitted as annexes, as well as excerpts reproduced therefrom, into German (R. 7.1 VerfO in conjunction with R. 24 lit. j) and R. 25 lit. g) VerfO.

The plaintiff requests that
I. The counterclaim for annulment be dismissed.
II. In the alternative, claims 1 and 6 of European patent EP 2 201 740 be granted with effect for the Federal Republic of Germany to the extent of auxiliary claims 1 to 6 (in ascending numerical order).

III. The counterclaimant is ordered to pay the costs of the proceedings.
The defendants dispute the plaintiff's standing to sue on the grounds of lack of knowledge, in particular with regard to the two transfer transactions submitted.
The defendants dispute that the contested embodiments make use of the teaching of the patent in suit. The switches of the Cisco Catalyst 9x00 series are not a means relating to an essential element of the invention and are not suitable and intended for use in the invention, Art. 26(1) EPGÜ. The contested embodiments also do not implement claim 6 of the patent in suit.

To prove that the contested embodiments do not infringe the patent, the defendants refer to the testimony of Mr. zu laden
on behalf of the second defendant, together with his written statement as Exhibit BP 7, and the
obtaining of an expert opinion.
They further argue that neither the first defendant nor the second defendant has passive legal standing. Neither the first defendant nor the second defendant sells the contested embodiments in Germany themselves.
They further assert that neither of the defendants has passive legal standing. Neither the
first defendant nor the second defendant sell the contested embodiments in
Germany themselves, nor have they sold or delivered them in Germany since September 24, 2011
. In this regard, they refer to the testimony of Dr.

Managing Director/Senior Corporate Counsel of the first defendant, to be summoned via the latter,
together with his written statement as Annex BP 8.
With regard to any further motions and further submissions in the written proceedings
and in the interim proceedings, reference is made to the written submissions of the parties.

ESSENTIAL STEPS IN THE PROCEEDINGS
By order of November 1, 2024, the rapporteur rejected the mutual motions
for security for costs (ORD_59510/2024).

By order of November 20, 2024, the Chamber decided to hear the infringement action
and the counterclaim together (ORD_48185/2024).


FACTUAL AND LEGAL ISSUES IN DISPUTE BETWEEN THE PARTIES
The plaintiff bases its infringement claim on network switches which, in its opinion,
are offered by the first defendant in Germany, “including those of the so-called
Cisco Catalyst 9000 family”. The attack is directed in particular at network switches of the
Cisco Catalyst 9x00 series, which contain at least one Cisco Unified Access Data Plane (UADP) chip
.
These are advertised on the company's website as “modular switches for
medium and large campus core networks.” It considers the second defendant to be responsible for
distribution in Germany.

With regard to its standing to sue, the plaintiff refers to its registration as the
patent holder.
With regard to the allegation of patent infringement, the plaintiff has referred to the Cisco Catalyst
9600 Series Switches Data Sheet (Exhibit K 8) and the white paper Cisco Catalyst 9600 Series
Architecture (Exhibit K 9). These two exhibits, K8 and K9, describe switches from the
Cisco Catalyst 9600 series. It also submitted a statement
(private expert opinion) from (Exhibit K 10) and a Cisco presentation entitled "Cisco IOS XE

& ASIC Architecture – Catalyst 9000 series“ in Exhibit K 11. In its reply
dated August 6, 2024, it subsequently submitted the publication (in excerpts) of
”Design principles for packet parsers," Architectures for Networking and Communications
Systems, 2013, pp. 13-24 (Exhibit K 12). In addition, the plaintiff refers to a video of the presentation “Programmable ASICs for Catalyst Switches” by Muhammad Imam, Manager Technical Marketing.

The defendants dispute that the contested embodiments make use of the teaching of the patent in suit. .
The defendants argue that the Cisco Catalyst 9x00 series switches are not a means relating to an essential element of the invention and are not suitable and intended for use in the invention, Art. 26(1) EPGÜ. The contested embodiments also did not fulfill claim 6 of the patent in suit.
With regard to any further requests and further submissions in the written proceedings and in the interim proceedings, reference is made to the written submissions of the parties.


REASONS FOR THE DECISION
The admissible action is unfounded. The admissible counterclaim for annulment is also unfounded.
A.
The action and the counterclaim for annulment are admissible. The jurisdiction of the local chamber seized is not in dispute between the parties.
The plaintiff is entitled to assert the claims at issue from the patent in suit (see A. I. below). There are no objections to the admissibility of the counterclaim (see A. II. below).
I.
The plaintiff can successfully rely on its registration as the proprietor of the patent in suit.

1.
In principle, the right to assert ancillary claims arising from European patents is based on substantive entitlement (see Federal Court of Justice, judgment of May 7, 2013 - X ZR 69/11, GRUR 2013, 713, para. 57 et seq. - Fräsverfahren). This means that the irrefutable fiction of the applicant's entitlement under Art. 60(3) EPC and § 7 PatG (see Benkard EPÜ/Melullis, 3rd ed. 2019, EPC Art. 60 marginal no. 38) does not apply to infringement proceedings; its scope is limited to the registration procedure itself. The entry in the patent register does not guarantee its accuracy, as the register has neither a positive publicity effect like the land register nor a negative publicity effect like the commercial register. However, entries in a public register maintained by an administrative authority give rise to a presumption of accuracy and thus to considerable legal certainty (BeckOK PatR/Otten-Dünnweber, 13th ed. 25.7.2019, PatG § 30 marginal no. 12). The entry in the patent register therefore has considerable indicative value for assessing who is the substantive owner of the patent (BGH, judgment of May 7, 2013 - X ZR 69/11, GRUR 2013, 713, para. 59 - Fräsverfahren).
2.

Nothing else applies on the basis of the EPGÜ. According to Rule 8.5 VerfO,
(a) [..] with regard to the proprietor of the European patent, the person who is entitled to be registered as the proprietor of the patent is the person who, under the law of the Member State for which the European patent was granted, is entitled to be registered as the proprietor of the patent

was granted, is entitled to be registered as the proprietor of the patent,
irrespective of whether that person is actually entered in the patent register of the
Member State concerned (hereinafter referred to as the “national patent register”) and
(b)[..]

(c) For the purposes of paragraph 5, there is a rebuttable presumption that the person
listed in the respective national patent register and in the European Patent Register maintained by the European Patent Office
is entitled to be registered as the holder
or as the applicant.

The Chamber must therefore assume a rebuttable presumption (LK Hamburg, 26
August 2024 – UPC_CFI_54/2023, GRUR-RS 2024, 38164 para. 34 – Avago vs. Tesla).

The EPG Court of Appeal has already applied the same principle to patents with unitary effect
and assumed that, due to their corresponding entry in the
Register for Unitary Patent Protection, this person is to be treated as the proprietor of the patent in question
, Rule 8.4 VerfO. As such, they are entitled to request the order of appropriate

measures, Art. 47(1) EPGÜ (UPC_CoA 335/2023, order of February 26,
2024, p. 24). The provision therefore has the effect of
reversing the burden of proof with regard to the presumed fact. If the plaintiff can refer to its entry in the
registers relevant to the respective legal dispute, it is up to the defendant to
demonstrate and, if necessary, prove that the plaintiff is not entitled to
such an entry (LK Düsseldorf, April 30, 2024 – UPC_CFI_463/2023 - 10x Genomics,
Inc. vs. Curio Bioscience Inc., LK Hamburg, GRUR-RS 2024, 38164 para. 34 – Avago vs. Tesla).
3.
The defendants argue that it is completely unclear whether the patent in suit – which, according to
the plaintiff's submission, was transferred twice – was actually the subject matter of the
patent purchase agreement of January 27, 2017. They dispute, on the grounds of lack of knowledge, that
the patent in suit, including the annex claims, was effectively transferred from Harris Corp. to
Harris Solutions NY, Inc., as well as the existence of the patent purchase agreement dated
January 27, 2017, as such. The alleged transfer was not entered in the register of the German Patent and Trademark Office during the period claimed
.
The further
patent purchase agreement was only submitted in blacked-out form. For payment of the purchase price,
the plaintiff relied on the testimony of Mr. This is already insufficient from a formal
point of view, as the plaintiff did not attach any written witness statement to the statement of claim, contrary to Rule 24(j) VerfO.
Furthermore, it would be expected that payment
of the purchase price could be easily proven by written documents (transfer receipts,
etc.). In addition, there is a significant discrepancy between the alleged transfer on October 2,
2021, and the DPMA's registry status. The change of applicant/
owner from Harris Global Communications, Inc. to the plaintiff was recorded as the
status of the proceedings on February 6, 2023, which again suggests that the alleged
original transfer was not effective.
4.

With this submission, the defendants have not successfully cast doubt on the presumption of ownership in accordance with the above principles. The application on which the patent in suit is based was filed by Harris Corporation on September 11, 2008. The register extract shows a change of ownership from Harris Corporation to Harris Global Communications, Inc. The defendants did not dispute the plaintiff's assertion that Harris Corporation changed its name to L3Harris Technologies, Inc. with effect from June 28, 2019, and that Harris Solutions NY, Inc. changed its name to HARRIS GLOBAL COMMUNICATIONS, INC. with effect from April 17, 2018. Nor have they disputed that these are affiliated companies, with the result that the first patent transfer agreement of January 27, 2017, took place within the group. The subsequent transfer to the plaintiff is also noted in the register; excerpts from the agreement have been submitted. The assertion that the purchase price may not have been paid is pure speculation in light of the fact that the transfer was registered on March 16, 2023 (see register extract in Exhibit K 6 and patent purchase agreement in Exhibit K 5).
II.
There are no concerns regarding the admissibility of the counterclaim.

1.
In particular, the EPG also has international jurisdiction. Pursuant to Article 32(1)(e) EPGÜ, the EPG has exclusive jurisdiction over counterclaims for the invalidity of (European) patents.
Since there is currently no opt-out (Art. 83(3) EPGÜ) from the exclusive jurisdiction of the court with regard to the contested patent, the EPG – as the common court of the member states of the EPGÜ – has international jurisdiction for the present counterclaim pursuant to Art. 24(4), 71a(2)(a), 71b(1) of Regulation (EU) No. 1215/2012.
2.

The plaintiff's alternative requests for amendment of the patent in suit pursuant to Rule 30 of the Rules of Procedure are also admissible and, in particular, were filed in due time. The EPGÜ or its Rules of Procedure do not require the submission of “complete” sets of claims. Some of the amendments seek to raise dependent claims, which means that they are accordingly dropped as additional claims, leaving no doubt as to their further fate. Insofar as it is not sufficiently clear what fate the subclaims 3, 4, and 5 are to take, this is not relevant to the present decision (see B. III. 3. g) and D. V.). The plaintiff has already addressed any substantive links between claims 1 and 6, in particular the question of whether they constitute closed sets of claims, by requesting the corresponding amendments to claims 1 and 6 side by side.

3.
Insofar as the defendants requested in their rejoinder that further prior art be admitted as an extension of the counterclaim, this request must be granted. It is true that, in its reply in the infringement proceedings, the plaintiff has changed, or at least supplemented, its interpretation and the infringement allegation made in the statement of claim. Inasmuch as the plaintiff no longer relies solely on the FIFO ingress with regard to the “DMA device,” but rather on a combination of several components of the contested switches, which in turn must be allowed as a response to the defendants' defense, the defendants must be allowed to introduce the four additional prior art documents (Exhibits BP-CR5 to BP-CR8) and the statements based thereon in the proceedings. In this respect, the Local Chamber exercises its discretion to the effect that the defendant cannot be reproached for not having submitted these documents already with the counterclaim for a declaration of invalidity due to its lack of knowledge of the plaintiff's supplemented infringement arguments.
B.

The patent in suit and the auxiliary requests introduced with the plaintiff's response to the counterclaim for annulment first require interpretation.
I.
According to paragraph [0001], the patent in suit relates to a method and device for the rapid processing of protocol headers at an intermediate and/or end node of a packet-based network. It explains in paragraphs [0003] and [0004], it explains that in a packet-based network, the actual application data is preceded by one or more headers which serve to transport the application data within the network. The headers contain data which, for example, defines to whom the application data is addressed, where it comes from, how long it is, etc. In accordance with common practice (ISO/OSI reference model), the patent in suit assigns the headers to the layers as follows (see Fig. 2): Layer 1: PHYSICAL header, Layer 2: MAC and LLC headers, Layer 3: NETWORK header, Layer 4: TRANSPORT header, Layer 5: APPLICATION header.
Before the payload data of a packet can be processed, e.g., video data can be displayed, the header data must be processed. The patent in suit assumes that the header data in known systems has so far been processed sequentially, i.e., one after the other, layer by layer. This is illustrated in Fig. 5 of the patent in suit. As described in paragraphs [0005], [0006] and [0050] to [0052] of the patent specification, the packet data was written sequentially, i.e. one after the other, first to the packet buffer memory 520 and then to the corresponding layer-specific protocol memories 526, 528, 530, 532, and 534. The layer 3 header could only be forwarded after the layer 2 headers had been processed; the layer 4 header could only be forwarded after the layer 3 header had been processed, and so on. According to the patent in suit, this processing of the header data from the packet buffer memory 520 leads to a long delay (see KPS para. [0005], [0011] and [0053]).

II.
The purpose of the patent in suit is therefore to overcome the time delay in the processing of data packets and, in particular, headers, known as packet transmission latency. The patent in suit therefore formulates the following task [0011]:
[0011] In view of the foregoing, there is a need for a solution to reduce protocol header processing time in a packet-based communications network. This solution also needs to be configured to update header fields. The solution further needs to be configured to process protocol headers at a desired speed for a battery-powered wireless communications device. In this regard, it should be understood that a battery-powered wireless communications device can be a node in a high-speed wireless communications system. As such, the battery-powered wireless communications device can concurrently act as an intermediate node and a destination node. As such, the roles of the battery-powered wireless communications device can alternate and vary based on time or traffic conditions.
[0012] The invention concerns a method for processing a packet at an egress end user node. The method includes a decoding step and a concurrent writing step. The decoding step involves decoding a packet having a plurality of headers. The concurrent writing step is performed subsequent to the decoding step. The concurrent writing step involves concurrently writing (1) each of the headers to a packet buffer memory and (2) each individual one of the headers to a respective protocol stack layer memory where it is available for immediate processing within a protocol stack layer.

In the telecommunications environment, “latency” refers to the time it takes for information or a data packet to travel from its source to its destination. It consists of various delay times that arise, for example, from the temporary storage of data, the checking of data packets, or the propagation time of signals.

To solve this problem, the patent in suit proposes in independent claims 1 and 6 to provide a direct memory access (DMA) device as a component. Direct memory access makes it possible to bypass a main processor (CPU) during memory operations (see para. [0023], last sentence). Direct memory access can thus reduce processing and latency times within the meaning of the patent in suit. In particular, the invention uses the DMA device to reduce the time required for sequential processing of the headers by allowing some of the necessary steps, namely writing the headers to a memory of the relevant protocol layer and the packet buffer simultaneously instead of sequentially, cf. para. [0012].
Claims 1 and 6 can be divided into the following features (cf. statement of claim, p. 22 et seq. and statement of defense, p. 24 et seq.):

Claim 1
Feature EN DE
1 A method for processing a packet at an egress end user node (110), comprising:
Method for processing a packet in an end-user egress node (110), comprising:
a decoding a packet having a plurality of headers; and
Decoding a packet having a plurality of headers; and

b subsequent to said decoding step, communicating a portion of said packet to a direct memory access-DMA-device (120);
following the decoding step, transmitting a portion of the packet to a direct memory access-DMA device (120);

c and subsequent to said communicating step, concurrently writing (1)
and subsequent to the communication step, concurrently writing (1)
aa each of said plurality of headers to a packet buffer memory (122) and
from each of the plurality of headers to a packet buffer memory (122)

bb (2) each individual one of said plurality of headers to a respective protocol stack layer memory
and (2) each individual one of said plurality of headers to a respective protocol stack layer memory (126, 128, 130, 132, 134),
(α) where it is available for immediate processing within a protocol stack layer.

where it is available for immediate processing within a protocol stack layer.
Claim 6
Feature EN DE
6 At an egress end user node (EEUN) (110) of a packet-based communications system (100), comprising:
End-user egress node (EEUN) (110) of a packet-based communications system (100), comprising:
a a decoder (116) a decoder (116),
aa configured for decoding a packet having a plurality of headers; and
which is configured for decoding a packet having a plurality of headers; and

b a direct memory access DMA device (120)
a direct memory access DMA device (120),
aa coupled to said decoder (116) and coupled to said decoder (116) and
bb configured for concurrently writing (1) configured for concurrently writing (1)

(1) each of said plurality of headers to a packet buffer memory (122) and
each of the plurality of headers to a packet buffer memory (122) and
(2) (2) each individual one of said plurality of headers to a respective protocol stack layer memory (126, 128, 130, 132, 134)

(2) each individual one of said plurality of headers to a respective protocol stack layer memory (126, 128, 130, 132, 134)
(α) where it is available for immediate processing within a protocol stack layer.
where it is available for immediate processing within a protocol stack layer.

III.
Claims 6 and 1 of the patent in suit require interpretation with regard to some of their features.
1.

According to the case law of the EPG Court of Appeal, the following principles must be applied in accordance with Article 69 of the Convention on the Grant of European Patents (EPC) and the Protocol on its interpretation (Interpretation Protocol) (UPC_CoA 335/2023, order of February 26, 2024, GRUR-RS 2024, 2829 – NanoString/10x Genomics (detection method), pp. 26/27):
The patent claim is not only the starting point but also the decisive basis for determining the scope of protection of a European patent. The interpretation of a patent claim does not depend solely on its exact wording in the linguistic sense (see also the English and French versions of the Interpretation Protocol: “the strict, literal meaning of the wording used in the claims,” “sens étroitet littéral du texte des revendications”). Rather, the description and drawings must always be consulted as aids to interpreting the patent claim and not only used to resolve any ambiguities in the patent claim. However, this does not mean that the patent claim merely serves as a guideline and that its subject matter also extends to what, after examination of the description and drawings, appears to be the protection sought by the patent proprietor.

The patent claim must be interpreted from the perspective of a person skilled in the art.
When applying these principles, adequate protection for the patent holder must be combined with sufficient legal certainty for third parties.
These principles for interpreting a patent claim apply equally to the assessment of the infringement and the legal status of a European patent. This follows from the function of patent claims, which, according to the European Patent Convention, serve to define the scope of protection of the patent in accordance with Article 69 EPC and thus the rights of the patent proprietor in the designated Contracting States in accordance with Article 64 EPC, taking into account the requirements for patentability under Articles 52 to 57 EPC (see EPO GBK, December 11, 1989, G 2/88, OJ 1990, 93, para. 2.5).
2.

The competent technical expert classifies the local chamber as a graduate engineer in electrical engineering with several years of experience in the
development of hardware for packet processing for packet-based communication networks.
3.

The parties essentially agree on the interpretation of the features of claim 1, with the exception of the interpretation and classification of feature 1, “Method for processing a packet in an end-user output node (110).” The product claim according to claim 6 is almost identical and is not discussed separately by the parties.

a)
The parties rightly agree that the node according to feature 1, which is to have a function in relation to the data, is located on the consumer side of the data transfer. Insofar as the parties dispute whether only an end node or also an intermediate node is claimed, the Local Chamber follows the broad interpretation of the plaintiff. According to the broad description of the application in the introduction to the patent specification [para. 0001], the subject matter of the invention is not limited to pure end nodes:

The inventive arrangements relate to wireless networks. More particularly, the present invention relates to a method and apparatus for high speed protocol header processing at an intermediate and/or destination node of a packet-based communications network.

This does not imply a restriction to pure end nodes; on the contrary, both are expressly disclosed. In para. [0021], both positions are taken up again and explained:
The network 108 is electrically or optically connected to the EEUN 110 via a network link 114. The EEUN 110 is an intermediate or destination node. If the EEUN 110 is a destination node, then the EEUN 100 is the destination of a plurality of packets in a network. The EEUN 110 can be a destination computer system, a routing device, a battery-powered wireless communications device, or any other device having a TCP/IP-based packet interface.

It is true that the patent specification does not contain any further specific explanation of an intermediate node. However, due to the comparable functionality and structure, it is clear to the skilled person that it is irrelevant to the teaching of the patent in suit whether a pure destination node or a network-internal distribution node is configured, because an end node can also be used as an intermediate node. The term EEUN therefore appears to the skilled person to be a generic term for both end nodes and intermediate nodes.
Contrary to the defendant's view, the opposite cannot be inferred from Figure 4, according to which the EEUN may only be electrically or optically connected to the network, meaning that it would be part of the “packet-based communications network” 100, but not part of the network 108. [0019]:
A distinction or separation between a packet-based communications network and a communications system cannot be inferred from the patent specification. Nor is there any apparent reason for such a distinction. The “network cloud” in Figure 1 merely reveals to the skilled person that the EEUN receives the packet from the IEUN via a network connection, as opposed to a point-to-point line, since it is clear to the skilled person that packet-based communication is involved:
b)

The interpretation of feature 1. a), “decoding a packet having a plurality of headers,” is not in dispute between the parties. It is undisputed that this involves the conversion of a coded format back into the original character string in the field of information technology. According to feature 1. a), the object of such a process is a data packet comprising a plurality of headers. The term “header” refers to additional data at the beginning (or “head”) of a data block that is stored or transmitted. The data block also contains payload data. Thus, there is a separate header for each layer of the layer protocol.

c)
The interpretation of feature 1. b), “following the decoding step, transmitting a part of the packet to a direct memory access DMA device (120),” is also not disputed between the parties. First of all, it is undisputed that, as described in paragraph [0023], a direct memory access DMA device overcomes the disadvantage that peripheral devices can typically only transfer data from their memory to a device connected to them by involving the main processor (CPU) of that device. In contrast, there are peripheral devices that transfer data to the device connected to them without involving the CPU. This process is referred to as direct memory access (DMA) and is performed by a dedicated integrated circuit, known as a DMA device. The general purpose of a DMA device is to enable peripheral devices to read or write data (to the main memory) without involving the CPU (central processing unit), para. [0023]. This leads to more efficient use of system resources and improves the overall performance of the computer. The DMA device has programmable registers or channels for multiple memory operations, see para.

[0024]:
[0024] In general, the DMA device 120 has programming registers for multiple memory transfers. The programming registers are also referred to as DMA channels. In order to choose and uniquely identify a single transfer, a DMA channel is programmed for performing actions to read data from a memory device, to write data to a memory device, to obtain an address for a source memory device, to obtain an address for a destination memory device, and/or to obtain a memory length. The DMA device 120 can also service multiple DMA channels and perform multiple data transfers.

For this purpose, feature 1. b) teaches, following the decoding step, the transmission of a part of the packet to a direct memory access DMA device (120). The patent specification shows this by comparing Figures 5 (prior art, coloring by the plaintiff)
and Figure 4 (solution according to the patent in suit, coloring by the plaintiff):

In addition to the reception operation (of the part of the packet) described in feature 1. b), it is functionally necessary that the DMA device according to the patent be able to enable the memory operations described in feature group 1.c) aa-bb, namely simultaneous storage in the packet buffer memory and the layer-specific memories. The DMA device 120 enables simultaneous storage or forwarding of the packet data both to the packet buffer memory and to the layer-specific memories. The relevant packet data therefore do not first pass through the packet buffer memory before reaching the layer-specific memories. For this purpose, the DMA device must also have a kind of control logic, since paragraph [0024], as cited, refers to different programmed channels. This requires a memory interface containing control logic that enables data to be written to specific locations in the memory.

However, the defendants correctly point out that, according to feature 1. b), the DMA device is only supposed to receive part of the packet. To the skilled person, this is clearly the truncation of the preamble and the PHYSICAL header, which in itself takes place before the decoding step.
d)

Feature group 1. c) aa-bb (α), "and following the transmission step, simultaneous writing (1) of each of the plurality of headers into a packet buffer memory (122) and (2) of each of the plurality of headers into a corresponding protocol stack layer memory (126, 128, 130, 132, 134), in which it is available for immediate processing within a protocol stack layer," The parties also agree, essentially correctly, that in contrast to the previously known sequential approach, the headers are no longer written one after the other into a packet buffer memory and into the memory in the respective layer of the protocol stack (see Figure 5), but simultaneously (Figure 4). The simultaneous writing by the DMA device according to feature 1. c) is to be achieved according to the patent in suit by the DMA device, unlike in known EEUNs, not only performing a data transfer to the packet buffer memory (feature 1. c) aa), but also a transfer to the respective layer-specific memories (feature 1. c) bb). In the prior art according to Figure 5, the transfer of the packet data to the packet buffer memory is waited for, and only then are they transferred from the packet buffer memory to the layer-specific memories for processing. In contrast, according to the teaching of the patent in suit, the packet data are immediately available for processing by the respective protocol stack layer in the respective layer-specific memories due to simultaneous storage without the detour via the packet buffer memory.buffer memory, they are immediately available for processing by the respective protocol stack layer. The patent specification refers to a “cross layer architecture framework”:
[0026] ... However, the DMA devices are provided only for a one-time transfer of a packet from the MAC layer memory to a CPU main memory. As will be appreciated, this single transfer does not solve or deal with the varying latencies and the increased processing consequences present in a high-speed wireless network.

[0027] In order to solve this problem, a DMA device is used to concurrently write the specific layer header fields directly into: (a) each protocol stack layer's internal memory spaces 126,[...,] 134 to initiate immediate processing; and (b) the packet buffer memory 122. This arrangement provides what is essentially a cross layer architecture framework. This approach facilitates a high data transfer rate by allowing the exchange of information between the protocol stack layers. In doing so, it reduces processing latency and thereby increases bandwidth.
According to the teaching of the patent in suit, this is intended to avoid the latency or delay resulting from processing in accordance with the prior art shown in Fig. 5. At the same time, it is undisputed that it is not a requirement that the processing with regard to the packet buffer memory on the one hand and the protocol stack layer memory on the other hand must take place at virtually the same time or simultaneously to the nanosecond. Rather, the “immediate” processability required by feature 1. c) bb.(α) is given if the headers are available in readable form in the corresponding layer-specific protocol memories. The subject matter of claim 1 encompasses that the header data is processable (“available for immediate processing”), but not the processing itself. Because the header of a specific layer is written to a memory location provided for this purpose in the protocol stack layer memory, it is available for immediate processing within its protocol stack layer. It is therefore clear to the skilled person that, in order to be able to write the headers to the memory locations provided for their layer, the DMA device (which performs the writing) must know the location of the headers in the packet. The headers are then written unprocessed (one-to-one) to the corresponding protocol stack layer memories so that processing can take place simultaneously from the protocol stack layer memories. According to paragraph [0046], this processing also includes extracting fields from the headers.
e)
Claims 1 and 6 in the version of auxiliary request 1 do not present any problems of interpretation. They add the feature of granted claim 2 to the granted claims, namely in claim 1:

The method according to claim 1, further comprising
concurrently processing said plurality of headers in each of a plurality of protocol stack layers.
simultaneous processing of the plurality of headers in each of the plurality of protocol stack layers
and in claim 6:
The egress end user node being further configured to: concurrently processing said plurality of headers in each of a plurality of protocol stack layers.

In particular, feature 1. c) bb (a) provides that the plurality of headers are available in the corresponding protocol memories for immediate processing. In particular, the headers could also be processed simultaneously. Claims 1 and 6 of auxiliary request 1 define that parallel processing of the different headers of a packet takes place. It can be inferred from this that all headers – not just some of them – are processed at the same time or that their processing at least begins at the same time, as explained, for example, in paragraph [0029] of the patent in suit.

f)
Claims 1 and 6 in the version of auxiliary request 2 add the following feature to the granted claims:
Wherein the plurality of headers includes a MAC layer protocol header (306) and a network layer protocol header (310).

wherein the plurality of headers includes a media access control layer protocol header and a network layer protocol header.

The interpretation does not present any difficulties in this respect either. The plaintiff can correctly refer to page 14, lines 16 to 19 and page 12, lines 5 to 9 of the original description for these features. By further restricting the scope to “MAC layer protocol header” and “network layer protocol header,” auxiliary request 2 also further defines the memory and protocol layers, as disclosed in paragraph [0043]:

The decoder 116 also performs actions to remove the preamble 302 and the physical layer protocol header 304 from the decoded packet 300. The decoder 116 can further perform actions to forward the preamble 302 and the physical layer protocol header 304 to the physical (PHY) layer memory 124 for storage. Thereafter, the decoder 116 performs actions to communicate a portion of the decoded packet 300 to a DMA device 120 (described above in relation to FIG. 1). In this regard, it should be understood that the portion of the decoded packet 300 includes a media access control protocol header 306 (described above in relation to FIG. 3), a logic link control (LLC) protocol header 308 (described above in relation to FIG. 3), a network layer protocol header 310 (described above in relation to FIG. 3), the transport layer protocol header 312, the application layer header 314, and the application data 316. The portion of the decoded packet 300 may also include the frame check sequence (FCS) 318.

However, according to the description of the patent in suit, there is no reason to limit these layers to the so-called “L2” and “L3” layers in accordance with the OSI layer model, as the defendants claim.
g)

With regard to auxiliary request 3, the plaintiff refers to page 11, lines 7 to 9, 20, 26 and page 12, lines 1 and 2 of the original description. It argues that the design of the protocol layers as “firmware” makes it possible to adapt them to different header formats. This would allow the device to be flexibly adapted to different header formats, which was not possible in many prior art solutions. In the present case, it can be left open whether this auxiliary request 3 is sufficiently clear, given that, as the defendants complain, the patent itself does not provide any indication of what is meant by firmware. “Firmware” is merely described as the counterpart to “hardware,” see paragraphs [0034] to [0038]. However, this auxiliary request is not relevant (see D. V. below).
h)
Auxiliary requests 4 to 6 combine the features of auxiliary requests 1 to 3. In this respect, reference can be made to the above statements.

C.
The defendant's counterclaim for invalidity is unfounded in view of the counterclaim, but also in view of the documents relating to the state of the art introduced in the rejoinder. All citations lack disclosure of an upstream DMA device equipped with programmable channels which performs the write operations in parallel without the intervention of the CPU according to the patent in suit.
Claims 1 and 6 of the patent in suit are therefore legally valid.
I.
The US patent application 2006/0072564 A1 (Exhibit BP-CR1/Cornett), published on April 6, 2006, does not preclude the legal validity of the patent in suit.

1.
The document BP-CR1/Cornett describes a system for accelerating the processing of TCP/IP packets in a packet-based network (see paragraphs [0003] and [0004]). Its purpose is to accelerate memory accesses in a node of a network (see para. [0005]), whereby accelerated processing is to be ensured by means of a special network interface controller (NIC) and the processing of header data and payload data. According to Figure 10 and the accompanying text, packets received with headers and payloads are stored in different locations for accelerated processing, while headers replicated from the packets are stored elsewhere.
2.
The citation BP-CR1/Cornett does not stand in the way of the novelty of claims 1 and 6 of the patent in suit, since the core of its solution is to split the header from the rest of the packet (the payload) and to store the headers in a space-saving manner and process them via the cache, but not to write them in parallel to a buffer memory on the one hand and to a protocol layer memory on the other.
a)

The citation does not indicate that parallel storage of the header according to feature group 1. c) takes place and that these headers are then immediately available for further processing. In particular, no parallel writing to a buffer memory on the one hand and to a protocol layer memory on the other hand is disclosed. When storing packets and replicated headers at different storage locations according to Figure 10, however, no DMA engine is mentioned, so that at least no simultaneity can be directly inferred from the storage operations according to Figure 10. Although the payload contains a large number of headers from higher protocol layers (feature 1. c) aa), but according to Figure 10 and the accompanying text, only one header is stored and not a large number of headers individually and simultaneously in a corresponding protocol stack layer memory (feature 1c bb) for immediate processing within the protocol stack layer (feature 1c bb (α)). Rather, the citation teaches storing part of a packet and a header of a packet in the same memory, namely the memory of a CPU.
b)
Even paragraph [0034] of the citation cited by the defendants does not actually prove parallel writing, but merely a split between the header and the payload, i.e., the actual data content. According to the descriptions in paragraphs [0034 and 0036], the header data of a packet is written to two memories. Paragraph [0035] in particular discloses that the header is stored once separately from the payload and once with the payload, but that this is done by means of the CPU:

[0035] In another embodiment, header 230 may additionally be stored in the second buffer. In an embodiment, this may result from using the split header feature and placing the header in the same location in which the payload is stored. In other embodiments, this may result from using a header replication feature. In header replication, circuitry may store the header and the payload (i.e., the packet) at a first location (e.g., second buffer), and store a predetermined number of bytes of the packet in a second location (e.g., first buffer). The predetermined number may correlate to a number of bytes of the header in a packet, and may be configurable. With header replication, circuitry does not need to perform parsing to determine where the header ends and the payload begins.


Contrary to the defendant's view, parallel writing is not disclosed by the fact that, before storage, the network interface controller (NIC 600) must first identify the header data before writing, e.g., by parsing, in order to be able to store it separately from the user data. Nor is it necessary to require that the different protocol stack layer memories (one for each header) be physically separate memories, which may also apply to the packet buffer memory on the one hand and the plurality of protocol stack layer memories on the other. This is because the central element of the teaching of the citation is that the data is loaded from the CPU memory into a cache memory.

c)
Although the use of a DMA device is expressly described in claim 13 of the publication:
13. A system comprising:
a chipset having a DMA (direct memory access) engine, the chipset communicatively coupled to a transport protocol driver of a processor and to a network controller; and circuitry to: receive a packet having a payload portion and a header portion; store the packet in a first location, and storing the header portion in a location different from the first location; and determine if the packet is an offload packet, and if the packet is an offload packet, perform accelerated processing on the packet.
However, for memory operations according to feature group 1. c), no DMA device according to the patent is disclosed in the citation. Rather, the storage operations are performed solely by a CPU. Contrary to the defendant's view, the NIC is also not described as having the task of parallel and direct storage without the CPU. Rather, paragraph [0064] describes that the separation of header and payload allows more headers to be stored in the working memory:
[0064] By splitting a packet apart and excluding packet payloads from these pages, a larger number of headers can be concentrated together. This reduced set of pages can then be managed in a way to permit effective prefetching of packet headers into the processor cache before the protocol stack processes the header.
The same applies to the passage describing a DMA:

[0074] For packets selected for splitting, the controller can cause storage 704 (e.g., via Direct Memory Access (DMA)) of the packet header in the page(s) used to store headers and separately store 706 the packet's payload.

These passages also confirm that the memory operations are performed solely by a CPU and not by circumventing it, as claimed in the patent.
II.
The US Patent 7,218,632 (Exhibit BP-CR2/Bechtolsheim), published on May 15, 2007, also does not preclude the legal validity of the patent in suit.

1.
The publication BP-CR2/Bechtolsheim describes a method and a system for packet processing in which a router or switch is capable of quickly processing incoming packets and performing routing services and other services in real time. A so-called packet processing engine (PPE) receives packets, stores them, separates the headers and payloads by parsing, and forwards the header information to a forwarding engine (FFE) for routing decisions. The packet processing engine (PPE) and forwarding unit (FFE) have separate hardware so that their functions can be performed in parallel. Its task is to simplify complex processing steps. It is proposed to separate the header and payload data in the PPE and leave the decision on their forwarding to a forwarding unit (FFE) (see col. 1, lines 51 to 61). The header and user data are separated in such a way that the entire packet is stored in the PPE's memory, i.e., both the header and user data. The PPE then forwards the header data and the entire packet (i.e., header and user data) as shown schematically in Figure 1.
2.

The citation BP-CR2/Bechtolsheim does not stand in the way of the novelty of claims 1 and 6 of the patent in suit.
a)
The citation does not indicate that parallel storage of the header would take place, in particular no parallel writing to a buffer memory on the one hand and a protocol layer memory on the other. According to the teaching of this publication, the storage operations of the entire packet and the split header data are not performed in parallel, but sequentially. The entire packet is first stored in the PPE memory and then the header data is split off. In this respect, the parallelism of the storage operations is also lacking. The forwarding and storage of the header information clearly takes place after the packet has been stored and parsed; the two storage operations are therefore not simultaneous (feature 1. c).
b)

Furthermore, there is no indication that at least two different protocol layers are available to the headers for immediate and therefore parallel processing. It is true that the citation describes that the header data and the entire packet (i.e., header and user data) are stored in “two storage locations” in the packet memory. However, the defendant's assumption that this necessarily requires a switching function which directs the header data to one storage location and the entire packet to another storage location that is different from the storage location of the header data, and that the packet data and the header data are therefore written “simultaneously” to the respective memories. Rather, here too, the packet is not forwarded to the PPE memory without a CPU. In this respect, it cannot be inferred from the citation that the memory operations described therein were carried out by means of a DMA device according to the patent in suit; a DMA device is not mentioned in the publication.

III.
The US patent application 2004/0039787 A1 (Exhibit BP-CR3/Zemach), published on February 26, 2004, also does not stand in the way of the legal validity of the patent in suit.

1.
BP-CR3/Zemach describes methods and devices, such as routers or switches, for processing packets in a network. Several processing resources are used for parallel packet processing, which are accessed using DMA techniques. Figure 2 and the accompanying text describe how a packet processor works. A packet is received via an interface and a first part of the packet is stored in a global packet buffer memory. A second part of the packet containing the information necessary for packet processing, in particular header data, is forwarded to a distributor. The distributor then forwards part of the packet to an available packet processing engine. After processing, another modified part of the packet is stored in an output packet header buffer memory, and this modified part of the packet is then forwarded to the next component together with the part in the global packet buffer memory as a modified packet. The latter in particular indicates a sequential processing approach, which the patent in suit seeks to distinguish itself from.
2.
The citation BP-CR3/Zemach does not stand in the way of the novelty of claims 1 and 6 of the patent in suit.
a)

The citation lacks disclosure of the parallel write operations according to the patent in suit. Figure 2 of BP-CR3/Zemach does show a switch from which two lines (arrows) lead away from the input interface circuit, one to the distributor 220 and one to the packet memory. However, contrary to the defendant's view, this publication does not teach that the write operation to the input memory of the distributor 220 would take place simultaneously with the write to the global packet memory 239.

b)
Furthermore, it is not apparent that the input interface circuit 212 receives only part of the packet according to feature 1. b) of the patent in suit. Rather, according to the solution in the publication, the entire packet arrives. Unlike in the patent-claimed teaching of the patent in suit, no direct processing takes place in the “distributor 220,” so that the distributor cannot constitute a protocol layer memory. In any case, the assumed input memory of the distributor does not constitute a protocol stack layer memory according to the patent in suit, into which a large number of headers can be written individually and simultaneously in accordance with their respective protocols, so that they are available for immediate processing within the protocol stack layer. Although the publication also discloses a division of packets into overlapping header and payload parts, it does not disclose a division of received or decoded packets within the meaning of feature groups 1. a) – b) as claimed in the patent.

c)
According to the teaching of the patent in suit, the decoder and DMA also constitute separate units, since the patent in suit requires transmission from the decoder to the DMA. Nothing corresponding to this is disclosed in citation BP-CR3/Zemach.
Furthermore, there is no indication that the input interface circuit (212) could constitute a DMA and would have a read and write device with control logic. In this regard, it should be noted that the publication generally recognizes DMA devices, but does not use them for the purposes of write and memory operations. Rather, according to paragraph [0040] of this publication, a DMA is only intended at the point of processing:
[0040] FIG. 3C illustrates one embodiment of a packet processing engine 365. Processor 382, based on instructions provided by instruction cache 381, performs operations on the Second Subset of bytes of a received packet and/or other data or information stored in data memory 383. Data memory is one type of computer-readable medium. In one embodiment, packet-processing engine 365 communicates with other components and/or resources via direct memory access (DMA) device 384, although any communication mechanism could be used.
IV.
The US Patent 6,687,247 (Exhibit BP-CR4/Wilford), published on February 3, 2004, also does not stand in the way of the legal validity of the patent in suit.

1.
BP-CR4/Wilford describes an architecture for high-speed routing of packets in a network. After reception, demodulation, deframing, and processing of the received packets, the packets are received via an interface in accordance with Figure 8 and the associated text, and then both the packets are written to a packet memory designed as a FIFO and the headers are written to a lookup header FIFO. The header data in the lookup header FIFO is then “parsed” in accordance with Figure 8.
2.
The citation BP-CR4/Wilford does not stand in the way of the novelty of claims 1 and 6 of the patent in suit, since it does not disclose a protocol stack layer memory or DMA in accordance with the patent in suit.
a)

It is not apparent from the citation that the lookup header FIFO disclosed therein is to be understood as a protocol stack layer memory according to the patent in suit, in which a plurality of headers, in this case MAC and IP headers, are written individually and simultaneously according to their protocol layer (feature 1.c.bb) for immediate processing within the respective protocol stack layer (feature 1.c.bb.(α)). Rather, the headers written to the lookup header FIFO must first be parsed in order to be available individually for processing according to their protocol layer and then sent to the lookup CORE.

b)
A DMA according to the patent in suit is also not disclosed in the publication. Although a DMA device is mentioned in the publication, it is not mentioned in connection with write operations in the packet memory FIFO or lookup header FIFO (feature 1.b). The citation also does not indicate whether and at what specific point in the packet processing a division, in particular of the preamble and physical layer header, of received or decoded packets takes place. Contrary to the defendant's view, therefore, no DMA device within the meaning of feature 1.b) can be considered to be disclosed in the “Physical Layer Interface Module (PLIM).”

V.
The US patent application 2005/0078601 A1 (Exhibit BP-CR5/Moll), published on April 14, 2005, also does not stand in the way of the legal validity of the patent in suit.
1.

BP-CR5/Moll describes a multiprocessor switching chip for parallel routing of packets in high-speed networks. According to Figure 3, a decoder decodes received packets and forwards packet data to a receiver buffer for storage and packet data and header data to a so-called hash and route circuit. A hash block contained therein extracts fields, in particular headers, from the packet and “hashes” them if necessary (see Figure 3 with coloring by the defendant):

2.
Even taking into account the optional nature of the hash operation in block 336, citation BP-CR5/Moll does not stand in the way of the novelty of claims 1 and 6 of the patent in suit, since no DMA according to the patent in suit is disclosed.
a)

Regardless of how the green line is drawn in the defendant's coloring in Figure 3, the citation does not disclose a DMA according to the patent in suit, but only a simple data line. This is because in BP-CR5/Moll, the header data is transmitted as a block that must first be fed to the parser, in this case hash block 336. According to paragraph [0081] of the citation, the packet data contains all headers and the payload. In contrast, according to the teaching of the patent in suit, only part of the packet is transmitted to the direct memory access DMA device after the decoding step, while the preamble and the header of the physical layer are already stored separately before transmission and are therefore not included in the part of the packet that is transmitted to the DMA device. According to the teaching of BP-CR5/Moll, however, this is the task of the decoder, namely to transfer the “packet data” without the preamble and PHYSICAL header to the “Rx buffer” and to the H&R circuit.
b)

Furthermore, the citation does not disclose that the individual headers are written to respective protocol stack layer memories, from where they would be available for immediate processing within the respective protocol stack layer. Rather, specific parts of the headers (“specific parts of the headers”) are used as part of an input set for a hash function and mapped to a common hash value, as shown in paragraphs [0051 and 0052]. For the subsequent “routing block 337,” the headers are therefore not available separately for separate processing within a protocol stack layer.
c)

Even from the perspective that the hash operation according to paragraph [0051] is only optional to implement, there is no disclosure that the individual headers would be written (in parallel) to respective protocol stack layer memories after decoding, from where they would be available for immediate processing within the respective protocol stack layer. Contrary to the defendant's view, the headers are not available separately for processing within a protocol stack layer for the subsequent “routing block 337.” This means that there is only a simple data line, which still requires subsequent parsing of the header data. According to paragraph [0081] of the citation, only by subsequent processing in hash block 336.
d)
Furthermore, no decoding and subsequent transfer to a DMA device is disclosed, which then writes the headers simultaneously to two different memories. The disclosure of a DMA device in the citation serves a different purpose, namely a packet manager, as shown in paragraph [0029]:
[0029]. The packet manager 148 circuitry communicates packets between the interfaces 162, 166, 170 and the system memory, and may be a direct memory access (DMA) engine that writes packets received from the switching module 140 into input queues of the system memory and reads packets from output queues of the system memory to the appropriate configurable packet-based interface 162, 166, 170. The packet manager 148 may include a packet manager input and a packet manager output, each having its own DMA engine and associated cache memory. The cache memory may be arranged as first in first out (FIFO) buffers that respectively support the input queues and output queues.
VI.
Finally, US Patent 7,069,372 B1 (Exhibit BP-CR6/Leung), published on June 27, 2006, does not stand in the way of the legal validity of the patent in suit.

1.
BP-CR6/Leung describes a processor with an array pipeline with a plurality of programmable stages for processing packets for a router with a plurality of input and output ports for packets. According to Figures 2 and 3, received packets are first stored in one of several packet FIFO buffers. A packet arbiter selects a packet and forwards it to a so-called header sequencer. This header sequencer forwards the entire packet to a packet buffer memory and extracts the packet header and forwards it to a parsing
processing unit (PXU). According to Figure 14, the parsing processing unit (PXU) parses the packet header to extract the IP destination address.
2.
The citation BP-CR6/Leung does not stand in the way of the novelty of claims 1 and 6 of the
patent in suit, since it also does not disclose a direct memory access DMA device
.

a)
A memory or buffer is not described in the citation for the parsing processing unit
(PXU). Thus, the publication also does not disclose a protocol stack layer memory in accordance with the patent in suit
(features 1.c.bb or 6.b.bb.(2)), into which a
plurality of headers are written individually and simultaneously, each according to its protocol layer
,
for immediate processing within the respective protocol
stack layer (features 1.c.bb.(α) or 6.b.bb.(2).(α)). Instead, only the IP header
is forwarded to the parsing processing unit (PXU), where it is parsed without
intermediate storage and then immediately forwarded to a lookup execution unit (LxU)
, in which the lookup process takes place with the aid of the array pipeline. DMA techniques
with regard to write operations between the receiving interface and the global packet
buffer memory and the distributor are not mentioned in the publication (features 1.b or
6.b). No direct memory access DMA device is disclosed which performs parallel

writing of the headers to a buffer memory on the one hand and a protocol layer memory
on the other.
b)
Nor can the version of Figure 2 of BP-CR6/Leung colored by the defendants show a
“DMA device” designed in accordance with the patent specification, because then the DMA

itself would perform the header separation (parsing), which would not be in accordance with the claim,
and because there is in any case no simultaneous and non-sequential storage of the
headers at two memory locations. Furthermore, the operations are performed by the CPU
and not bypassing it, which, according to the teaching of the patent in suit, is supposed to be the
essence of a DMA device.

VII.
The other citations – and (Exhibit BP-CR7/Cisco) and
P. Crowley et al. (Exhibit BP-CR8/NPD) – also do not stand in the way of the novelty of claims 1 and 6
.
1.

BP-CR7/Cisco is an excerpt, pages 147 to 165, from the technical book by and
entitled "Cisco LAN Switching Fundamentals: The essential guide for
understanding Ethernet switched networks," which was published in 2004 by Cisco Press
.
This book excerpt describes the Catalyst 6500 switch architecture and the multilayer
switching method. In some places in the printed publication, in particular on pages
158 and 162, it is mentioned that Layer 2 and Layer 3 headers are processed simultaneously
within the protocol stack layer (added feature according to

Auxiliary Request 1). However, the printed publication does not disclose a direct memory access DMA device according to the patent in suit
(features 1.b or 6.b) or a protocol stack layer memory according to the patent in suit
(features 1.c.bb or 6.b.bb.(2)).

2.
BP-CR8/NPD is an excerpt, pages 191 to 218, from the technical book by et al.
entitled “Network Processor Design” from 2003. In this excerpt, the
publication describes the necessity and various possible applications of
programmable network processors (NP). The network processors are described there as
programmable microprocessors that have been modified for packet
processing. The functionality of the network processors is provided, among other things,
by corresponding microcode, which can also be referred to as firmware
(added feature in accordance with auxiliary request 3).

This very general publication does not disclose any direct memory access DMA device (features 1.b or 6.b) or any
protocol stack layer memory (features 1.c.bb or 6.b.bb.(2))
in accordance with the patent in suit.

VIII.
The defendants also failed to successfully dispute the existence of the required inventive step.
All publications lack disclosure of a DMA at the early stage in accordance with the patent in suit. For the skilled person, there was no reason to precede these self-contained solutions with a DMA in accordance with the patent in suit.
1.
According to Art. 56, para. 1 EPC, an invention is considered to involve an inventive step if it is not obvious to a person skilled in the art from the state of the art.

According to Art. 56(1) EPC, an invention is considered to involve an inventive step if
it is not obvious to a person skilled in the art from the prior art.

This inventive solution begins beyond the scope of the prior art, which, starting from the state of the
art, is defined by what a skilled person with
average knowledge, skill, and experience in the relevant technical field can routinely develop and find (see Benkard/Söldenwagner, EPC, 4th ed., Art. 56, para. 9). An invention exists if it cannot be derived by the skilled person from the prior art by means of the usual
approaches in their field (see Benkard/Söldenwagner, EPC, 4th ed., Art. 56, para. 9).

ed., Art. 56 marginal no. 9). An invention exists if it is not obvious to a person skilled in the art using the usual
approach in their field, but requires an additional
creative effort on their part (LK Düsseldorf, August 3, 2024 – UPC CFI 7/2023,

GRUR-RS 2024, 17732 marginal no. 93; LK Hamburg, August 26, 2024 – UPC CFI 54/2023, GRUR-RS 2024,
38164 marginal no. 135 – Avago vs. Tesla).

2.
With regard to the asserted combination of document BP-BP-CR7, it is not
clear why the skilled person, based on BP-CR5, should be prompted to combine it with
BP-CR7. BP-CR5 deals with packet switching within a
multiprocessor device, while BP-CR7 deals with a multi-layer switch.

Furthermore, BP-CR5 calculates a hash value to perform routing,
while BP-CR7 proposes L2 and L3 engines. These approaches are based on

a different approach, which is why the skilled person has no reason to combine the self-contained solution of BP-CR5 with BP-CR7.
Furthermore, even if the two documents were combined, the skilled person would not arrive at the claimed subject matter, since the further features 1. b)
and 1. c) bb. and 1. c) bb (α), which are not shown to the skilled person in BP-CR7, are not present.
, 1. c) bb. and 1. c) bb (α) are not shown to the skilled person in BP-CR7.
3.
With regard to the claimed combination of document BP-CR6 with document BP-CR7, it is equally unclear why the skilled person should be prompted to combine them. BP-CR6 shows a “systolic array” for sequential processing of a packet, while BP-CR7 proposes L2 and L3 engines. These approaches are also based on a different approach, which is why the skilled person had no reason to replace the solution of one with that of the other. Furthermore, even assuming that the two documents were combined, the skilled person would not have arrived at the claimed subject matter, since features 1. b) and 1. c) bb. (α) are not shown to the skilled person in BP-CR7 either.

IX.
Since claims 1 and 6 in the granted version have been found to be legally valid, the condition for the auxiliary requests introduced by the plaintiff under Rule 30 of the Rules of Procedure has not been met. The question of the patentability of the auxiliary requests can therefore be left open.
D.
The infringement action is unfounded.
The indirect infringement of claim 1 of the patent in suit alleged by the plaintiff pursuant to Art. 26 (1) EPGÜ does not exist. This is because the contested embodiments do not literally fulfill feature 1. b) and feature group 1. c) aa-bb. Accordingly, there is also no direct infringement of claim 6 pursuant to Art. 25 EPGÜ.

I.
The plaintiff bases its infringement claim on network switches which, in its opinion, are offered by the first defendant in Germany, “including those of the so-called Cisco Catalyst 9000 family,” in particular network switches of the Cisco Catalyst 9x00 series, which contain at least one Cisco Unified Access Data Plane (UADP) chip.

The parties dispute whether the contested embodiments embody features 1, 1(b), 1(c)(bb) and 1(c)(bb)(α).

II.
First of all, the switches of the Catalyst 9600 series are end-user output nodes within the meaning of feature 1 of the patent in suit. The fact that they are intermediate nodes is, as explained, irrelevant. According to the broad description of the application in the introduction to the patent specification [para. 0001], the subject matter of the invention is not limited to pure end nodes. What is decisive, but also sufficient, is that data packets are transmitted via them in an Ethernet network.

III.
However, the realization of feature 1.b) of claim 1 cannot be established on the basis of the plaintiff's submission in the statement of claim or on the basis of the submission in the reply.
1.

In the statement of claim, the plaintiff took the position that the Ingress First In First Out (FIFO) is a direct memory access DMA device within the meaning of the patent in suit because it stores the header information at the desired locations without detour via a main processor (see white paper, p. 26, Annex K 9):

It was of the opinion that the data packet from the Ingress FIFO was routed directly to both the PBC and the IFC, i.e., not via a CPU. In view of the extremely high data throughputs that Cisco was able to achieve with its ASICs according to its specifications, anything else was not realistic; from the point of view of the skilled person, a DMA device was the only possible technical solution.
2.

The defendants denied any infringement in relation to this feature. They argued that, according to general technical knowledge, a DMA device always comprises a “control logic” that enables targeted storage in a specific location. However, the ingress FIFO lacks such control logic. It only outputs data to a data line and has no knowledge of where this data line leads or whether there is a unit at the end of the data line that can process the incoming data at all. For this reason, the ingress FIFO is also unable to write data.
The PBC and IFC of the contested embodiments
stored the data arriving on the data lines in memories managed by these units
.
The ingress FIFO cannot influence this because, unlike a DMA device, it lacks the control logic required for memory addressing in the target memory
.

3.
A realization of feature 1.b) of claim 1, “following the
decoding step, transmitting a part of the packet to a direct memory access DMA
device (120),” is to be denied according to the above interpretation of the feature.

a)
In addition to the reception operation (of the part of the packet) described in feature 1b, it would be necessary for the DMA device according to the patent to enable the memory operations described in feature group 1.c)
aa-bb, namely the simultaneous

storage in the packet buffer memory and the layer-specific memories (see also Fig. 4).
This requires a memory interface containing a control logic in the form of
programmed registers or channels that enable data to be written to specific
destinations in the memory. However, the contested embodiments
do not make use of this.

aa)
The figure in the white paper shows a line between Ingress FIFO and IFC and
PBC, but does not show that this could represent a DMA. However, in interpreting the feature,
the plaintiff correctly assumes that the DMA must enable storage
and that a “bare” data line cannot embody a DMA. However, it cannot be seen from the diagram that the contested
embodiments could have control logic and not just a data line
.
The existence of programmed
registers or channels is not apparent.
bb)

The statement by Mr. (Exhibit K 10) does not provide any additional information, as he did not examine the switch, but merely
assumes that the CPU is not involved because otherwise it would be too slow and that the ingress
FIFO writes header data to two memories.

b)
Furthermore, even after the plaintiff's submission, it is not apparent that the ingress FIFO as DMA
receives part of the packet. Rather, it is first the input FIFO of the IFC that
initially collects parts of the packet. According to the white paper, the branching also takes place after the ingress FIFO, whereas according to the teaching of the patent in suit, it only takes place after the DMA.
4.
A realization of feature 1. b) of claim 1 cannot be justified on the basis of the plaintiff's submission in its reply.

a)
In its reply, the plaintiff adopted the defendant's statements in its statement of defense, according to which the ingress forwarding controller (IFC) uses the information from the first 256 bytes from the FIFO to make forwarding decisions, which includes checking the individual packet headers to determine the appropriate output path. To this end, the packet is forwarded to a “parser” included in the IFC, as the defendants had explained schematically. Its task is to break down the packet and extract important header information associated with the various protocol layers. It is decisive that the 256 bytes are “parsed,” i.e., analyzed and interpreted, in order to extract the information they contain, write this information to the “PHF data object” (as referred to by the defendants) “PHF data object” and the “PHF data object” is stored in a memory (in this specific case: a register) in which the header data is separated according to its affiliation to the various relevant stack layers and the header data is immediately retrievable for each layer and thus quickly accessible and available for processing.

The plaintiff has illustrated this schematically as follows (see the plaintiff's reply to the statement of defense, para. 49):
It is of the opinion that here too, the FIFO ingress must know where the data is to go and that this is “calculated.” The fact that the parser only comes into play afterwards is irrelevant, since the effect is only relevant for the second data line. The patent in suit does not contain any mandatory requirements in this respect, but leaves it up to the skilled person to decide where to do it, with the aim of avoiding sequential work. The data streams would also start simultaneously; the preamble and L1 layer would already have been separated beforehand.
b)
Contrary to the plaintiff's view, the processing unit “parser” in the IFC cannot be assigned to the DMA device.
aa)

Rather, the IFC is the first storage location, whereby it can remain open whether or not it can constitute a protocol stack layer memory within the meaning of feature 1. c) bb, because the data is then written to the next storage location, the so-called “PHF” from the above figure. However, the fact that the parser extracts the header data is one level too late to implement the teaching of the patent in suit, because according to the claim, the DMA itself would have to write to two different storage locations as the first instance. However, even according to the plaintiff's submission, the ingress FIFO does not perform this writing task, but ultimately amounts to a simple data line operating on the first-in-first-out principle. However, a simple data line followed by a control unit (or parser) does not make an ingress FIFO a DMA in accordance with the patent in suit. As the defendants have argued without contradiction, the processing in the parser causes a delay by a factor of 10, which contradicts the objective of the patent.
bb)

If, on the other hand, the input FIFO of the IFC were to be regarded as a functionally integrated part of the DMA device, distribution to the two storage locations would also have to take place from there. However, the direct line of the ingress FIFO bypasses the IFC on its way to the PBC. According to the teaching of the patent in suit, however, separation must take place in advance so that the DMA can write the headers to the correct layer or compartment. This single write operation achieves the desired simultaneity of the write operations. The writing of the headers is also distinguished in the patent in suit from the processing of the fields, see para. [0046], in particular also the fields from the headers. In the parser of the contested embodiments, however, the processing takes place at a point in time which, according to the patent in suit, should not take place at all in the interest of saving time.
c)

In addition, it must be required of the defendants that, if the ingress FIFO, the FIFO of the IFC and the parser contained in the IFC form a uniform DMA device, they would then also have to implement a control logic that would enable targeted writing to the protocol stack layer memory and to the packet buffer memory (see feature group 1. c aa-bb). The DMA device according to the patent in suit has various programmed registers or channels for this purpose, as described in paragraph [0024]. However, as already explained, nothing to this effect is apparent in the contested forms of infringement. According to the diagram, the IFC writes to the PBC in the same way as the ingress FIFO, which has already forwarded to the PBC without any recognizable control logic. It is therefore the task of the recipient to assign the data to the correct area.
IV.
A realization of feature 1. c) of claim 1 cannot be established either. As already explained, the contested embodiments lack the fact that neither the ingress FIFO as the supposed DMA nor a DMA combined from ingress FIFO and IFC would simultaneously write the headers to a packet buffer memory and to the memory in the respective
layer of the protocol stack. Furthermore, in the two forwardings to the PBC, it is not apparent that these data sets are stored separately within the meaning of the requirements of feature group 1. c). The ingress FIFO does send the packet “in parallel” to the ingress forwarding controller (IFC) and the packet buffer complex (PBC) without involving the CPU. However, neither the ingress FIFO as the supposed DMA nor a DMA combined from the ingress FIFO and IFC simultaneously write the headers to a packet buffer memory and to the memory in the respective layer of the protocol stack, as shown in Figure 4 of the patent in suit. Rather, only the first 256 bytes of the packet are written to the input FIFO of the IFC as a single data stream. The respective header is also not immediately available in the memory of the respective stack layer – the IFC – for further processing, but must first be extracted by the parser. Accordingly, the criterion of simultaneity is not met.

V.
The question of whether the features of the auxiliary requests (see the plaintiff's reply to the statement of defense, para. 88 et seq.) are realized can be left open, since the main features are not realized.
VI.
For the (lack of) direct infringement of the product claim protected by claim 6, reference can be made to the above statements, because the claim is almost identical in wording.
VII.
The question of passive legitimacy is also no longer relevant due to the lack of patent infringement.
E.

In view of the above, the infringement action and its ancillary claims must be dismissed without further consideration of proportionality under Article 63(1) EPC.
A decision must nevertheless be made on the counterclaim for nullity.

In determining the costs, the Local Chamber took into account that the plaintiff has been unsuccessful in its claims, but that the defendants have been unsuccessful in their counterclaim for annulment. The plaintiff stated the value in dispute of the infringement action as EUR 1.5 million. The defendants did not object to this. The value in dispute of the counterclaim for annulment is increased by up to 50% in accordance with Section I. 2. b) (2) (ii) of the “Guidelines of the Administrative Committee for the Determination of Court Fees and the Upper Limit for Reimbursable Costs of April 24, 2023” (see Art. 36(3) EPGÜ, R. 370.6 EPG-VerfO). The counterclaim for annulment is therefore valued at EUR 2.25 million and the proceedings as a whole at EUR 3.75 million.
The defendant's request for provisional reimbursement of costs for the infringement and counterclaim for annulment was not granted. According to Rule 150.2 VerfO, the prevailing party in the decision on the merits [Rule 119] or in a decision on the determination of damages under conditions to be determined by it may be awarded provisional reimbursement of costs. Since the defendants have to bear the majority of the costs of the proceedings themselves, provisional reimbursement of costs was not appropriate. The defendants did not demonstrate that they would be dependent on provisional proportional reimbursement of costs. In this respect, the parties are referred to the regular cost determination procedure under Rule 150.1 VerfO.

DECISION
I. The action is dismissed.

II. The counterclaim is dismissed.
III. The plaintiff shall bear 40% of the costs of the legal dispute and the defendants shall bear 60%.
IV. The defendants' application for provisional reimbursement of costs is rejected.
V. The value of the proceedings is set at a total of EUR 3,750,000.


DETAILS OF THE DECISION
Action Number: ACT 7940/2024
UPC number: UPC_CFI_58/2023
Action type: Infringement Action
Related proceedings: CC 33752/2024
Related proceedings type: Counterclaim for revocation

INFORMATION ON APPEAL
An appeal may be lodged against this decision by any party that has been unsuccessful in all or part of its
claims within two months of the decision being served on the
Appeal Court (Art. 73 (1) EPGÜ, R. 220.1 (a), 224.1 (a) VerfO).


ENFORCEMENT INFORMATION
A certified copy of the enforceable decision shall be issued by the Registrar at the request of the
enforcing party (Art. 82 EPGÜ, Art. 37(2) EPGS, R. 118.8, 158.2, 354,
355.4 VerfO).

This decision was announced in open court on February 19, 2025.
Legally qualified judge Dr. Schilling